公开/公告号CN102109875A
专利类型发明专利
公开/公告日2011-06-29
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申请/专利权人 北京普源精电科技有限公司;
申请/专利号CN200910243149.1
申请日2009-12-28
分类号G06F1/02;
代理机构
代理人
地址 102206 北京市昌平区沙河镇踩河村156号
入库时间 2023-12-18 02:43:19
法律状态公告日
法律状态信息
法律状态
2015-05-20
授权
授权
2012-11-14
实质审查的生效 IPC(主分类):G06F1/02 申请日:20091228
实质审查的生效
2011-06-29
公开
公开
技术领域
本发明涉及一种信号发生器，特别涉及一种可以较精确控制产生脉冲信号脉宽的的直接数字频率合成(DDS，Direct Digital Frequency Synthesis)信号发生器。
背景技术
信号发生器作为常见的激励源，已经被广泛的应用到科学研究以及工业工程领域。信号发生器的一个典型应用就是在实验室中模拟各种信号，作为待测电路和系统的输入激励，为测试待测电路和系统的各种性能指标提供模拟环境。传统意义上的信号发生器按其信号波形分为四大类：(1)正弦信号发生器：主要用于测量电路和系统的频率特性、非线性失真、增益及灵敏度等；(2)函数(波形)信号发生器：产生某些特定的周期性时间函数波形(正弦波、方波、三角波、锯齿波和脉冲波)信号，除可供通信、仪表和自动控制系统测试用外，还广泛用于其他非电测量领域；(3)脉冲信号发生器：产生宽度、幅度和重复频率可调的矩形脉冲的发生器，可用于测试线性系统的瞬态响应，或用作模拟信号来测试雷达、多路通信和其他脉冲数字系统的性能；(4)随机信号发生器：可用于模拟实际工作条件中的噪声，将产生的随机信号引入待测系统，从而测定系统性能；可以给被测系统外加一个已知噪声信号与系统内部噪声比较以测定噪声系数；还可以用随机信号代替正弦或脉冲信号，以测定系统动态特性等。其中，脉冲信号发生器一般采用传统的脉宽调制方法调整脉冲宽度。
中国发明专利申请公布说明书(公开号：CN101183824A、申请号：200710192911.9、发明名称：用于脉冲宽度调制的方法和装置)公开了一种占空比控制电路100，请参照图1，其包括脉冲宽度调制电路110和振荡器140，脉冲宽度调制电路110从振荡器140接收定时信号UOSC140，以产生脉冲宽度调制信号130，即图1中的电压VPWM。定时信号UOSC140可以是电压也可以是电流，且是周期性的，其周期为TOSC。定时信号UOSC140在周期TOSC的系数k为低值，在周期TOSC的剩余系数为高值。脉冲宽度调制信号130在周期TOSC的系数D为高值，这里D为占空比，脉冲宽度调制电路110还接收控制电流IC120。控制电流IC120调节占空比D。
请参照图2，曲线200表示占空比D怎样响应控制电流IC而变化。占空比D在控制电流小于IB时为最大值DB，且在控制电流大于IA时为最小值DA。当控制电流为值Ix，其在IA和IB之间时，占空比值为Dx，其在DA和DB之间。在控制电流IA和IB之间，脉冲宽度调制器的增益为斜率-m。在图2中，脉冲宽度调制器增益m具有倒数安培数的单位。
请一并参照图3和图4，占空比控制电路300为占空比控制电路100的具体实施例，其可以产生类似曲线200的响应。如图所示，电路300接收控制电流IC120。电流源305从控制电流IC120中减去IB。在电流反射镜352的输入端，晶体管310接收控制电流IC120和来自于控制电流305的电流IB之间的差。电流反射镜352的晶体管310和315具有1∶M的各自比率的强度，以使得镜像电流325为输入电流与比例系数M的乘积。
振荡器150提供控制开关S1378的定时信号340。当定时信号340为低值时，开关S1378闭合以用电流充电电容器CD376，该电流为来自电流源345的电流I1和通过整流器354的电流的电流之和。当来自电流源335的电流和镜像电流325之间的差为正时，通过整流器354的电流为该差。当镜像电流325大于来自电流源335的电流时，通过整流器354的电流为零。整流器354包括二极管。
通过比较器360比较电容器CD376上的电压VD356和参考电压VREF372。当电压VD356大于参考电压VREF372时，比较器360的输出370为高值。当电压VD356小于参考电压VREF372时，比较器360的输出370为低值。
延迟电路366，以用于延迟来自振荡器150的信号的上升沿，在本处，是用于补偿比较器360的非理想响应。来自延迟电路366的延迟定时信号358和比较器360的输出370作为与门362的输入被接收。与门362的输出374控制开关S2384。与门362的输出374也是脉冲宽度调制信号330。当与门362的输出374为高值时，开关S2384闭合以用电流源382对电容器CD376放电。
可见，占空比控制电路100是通过电容器CD376上的电压VD356来产生脉冲宽度调制信号330的，由于电容器CD376上的电压VD356为模拟量，而模拟量容易受外界影响，如温度影响，造成脉冲宽度调制信号330的占空比不准确，即脉冲宽度不准确。
发明内容
为了解决现有技术产生脉冲信号脉冲宽度不准确的问题，本发明提供一种产生脉冲信号的脉冲宽度较准确的信号发生器。
同时，本发明还提供一种产生脉冲信号的脉冲宽度较准确的脉冲信号产生方法。
一种信号发生器，其包括依序串联的一个控制系统、一个波形处理单元和一个波形输出端，波形处理单元包括一个用于产生内部时钟信号的内部时钟单元、一个粗脉宽单元、一个延迟单元和一个脉冲产生单元，所述控制系统用于根据一个脉冲宽度值计算出一个第一时间长度和一个第二时间长度，并发送给所述波形处理单元，所述粗脉宽单元根据所述第一时间长度产生一个第一信号边沿和一个第二信号边沿，所述第一信号边沿和第二信号边沿间隔为所述第一时间长度，所述延迟单元根据所述第二时间长度，在所述第二信号边沿触发下，延时所述第二时间长度后输出一个第三信号边沿，所述脉冲产生单元根据所述第一信号边沿和所述第三信号边沿产生一个脉冲。
一种用于上述信号发生器的脉冲信号产生方法，包括如下步骤：根据一个脉冲宽度值计算出一个第一时间长度和一个第二时间长度；根据所述第一时间长度产生一个第一信号边沿和一个第二信号边沿，所述第一信号边沿和第二信号边沿间隔为所述第一时间长度；根据所述第二时间长度，在所述第二信号边沿触发下，延时所述第二时间长度后输出一个第三信号边沿；根据所述第一信号边沿和所述第三信号边沿产生一个脉冲。
本发明的信号发生器和脉冲信号产生方法，由于基于内部时钟信号决定第一时间长度的脉宽，基于延时单元决定第二时间长度的脉宽，由于内部时钟信号为数字信号，受外界环境等影响的变化较小，因此可以产生较为精准的脉宽。
附图说明
图1是中国发明专利申请公布说明书公开的一种占空比控制电路100的模块图。
图2是图1所示脉冲宽度调制电路110的响应曲线。
图3是图1所示占空比控制电路100的一个实施方式所公开的一种占空比控制电路300的电路图。
图4是图3所示占空比控制电路300中的信号时序图。
图5是本发明第一实施方式的信号发生器2的模块结构示意图。
图6是本发明第一实施方式的信号发生器2中波形处理单元24的模块结构示意图。
图7是本发明第一实施方式的信号发生器2产生脉冲信号方法的步骤流程图。
图8是波形处理单元24工作时各信号时序图。
图9是延时单元243的一个实施方式的模块结构示意图。
图10是图9所示延时单元243工作时各信号时序图。
图11是本发明第二实施方式的信号发生器3的模块结构示意图。
图12是图11所示信号发生器3的产生脉冲信号的方法的各个步骤的流程图。
图13是波形处理单元34工作时各信号时序图。
图14是本发明第三实施方式的信号发生器4的模块结构示意图。
图15是图14所示信号发生器4的波形处理单元44的模块结构示意图。
图16是图15所示波形处理单元44工作时各信号时序图。
图17是本发明第四实施方式的信号发生器5的模块结构示意图。
图18是图17所示波形处理单元54工作时各信号时序图。
具体实施方式
下面介绍本发明信号发生器的第一实施方式。
请参考图5，本发明第一实施方式的信号发生器2包括一个控制系统21、一个波形处理单元24和一个波形输出端29。在本实施例中，控制系统21包括一个控制器211、一个输入单元213和一个外部时钟单元214。输入单元213连接到控制器211，波形处理单元24通过地址总线232和数据总线231与控制器211连接，外部时钟单元214通过外部时钟线233与波形处理单元24连接。波形处理单元24连接到波形输出端29。
输入单元213用于接收用户设定的或者输入的脉冲宽度值。控制器211用于将该脉冲宽度值解析成波形处理单元24能够识别和处理的控制指令，通过地址总线232和数据总线231发送给波形处理单元24。波形处理单元24用于根据该控制指令产生符合用户设定或者输入的脉冲宽度值的波形。
控制器211由DSP构成，输入单元213由键盘以及USB接口、LAN接口等I/O接口构成，外部时钟单元214由晶振构成，波形处理单元24由FPGA构成。在本实施方式中，该外部时钟单元214产生50MHZ的时钟信号。
在本实施方式中，请参照图6，波形处理单元24包括一个存储单元241、一个粗脉宽单元242、一个延迟单元243、一个内部时钟单元244和一个脉冲产生单元245。存储单元241连接到数据总线231和地址总线232，存储单元241还通过线253连接到粗脉宽单元242，存储单元241还通过线254连接到延迟单元243。内部时钟单元244连接到外部时钟线233，内部时钟单元244还分别连接到粗脉宽单元242和延迟单元243。粗脉宽单元242通过线256连接到脉冲产生单元245，粗脉宽单元242还通过线255连接到延迟单元243。延迟单元243通过线257连接到脉冲产生单元245。脉冲产生单元245连接到波形输出端29。
在本实施方式中，存储单元241为FPGA的内部存储器。当然，存储单元241还可以由FPGA的外部存储器构成，或者由FPGA的内部存储器和外部存储器一起构成。内部时钟单元244由锁相环构成，其接收外部时钟线233上传输的50MHZ的时钟信号并进行倍频，产生200MHZ的内部时钟信号，发送到粗脉宽单元242和延迟单元243。粗脉宽单元242由计数器构成。
请参照图7，下面介绍信号发生器2的产生脉冲信号的方法的各个步骤。
步骤S1：根据一个脉冲宽度值计算出一个第一时间长度和一个第二时间长度；
请一并参照图5、图6和图7，用户通过输入单元213输入一个脉冲宽度值，该脉冲宽度值为信号发生器2输出的脉冲信号的脉冲宽度，例如，该脉冲宽度值为23ns。控制器211将该脉冲宽度值分解为一个第一时间长度和一个第二时间长度之和，其中，第一时间长度为该脉冲宽度值能够被该内部时钟周期整除的部分，该第二时间长度则为该脉冲宽度不能被该内部时钟周期整除的部分。在本实施方式的举例中，由于波形处理单元24中内部时钟单元244所产生的内部时钟信号为200MHZ，即一个内部时钟周期为5ns，因此将该脉冲宽度值23ns分解得到的一个第一时间长度为20ns，其为内部时钟周期的4倍，而第二时间长度为3ns。再例如，如果脉冲宽度值为19ns，则第一时间长度为15ns，其为内部时钟周期的3倍，而第二时间长度为4ns。
仍以该脉冲宽度值为23ns举例，控制器211将该第一时间长度20ns和第二时间长度3ns通过地址总线232和数据总线231发送给波形处理单元24中的存储单元241，并将该第一时间长度保存在存储空间251内，将第二时间长度保存在存储空间252内。具体过程为：通过地址总线232选中存储空间251的地址，将第一时间长度通过数据总线231发送至存储空间251。通过地址总线232选中存储空间252的地址，将第二时间长度通过数据总线231发送至存储空间252。
步骤S2：产生一个第一信号边沿和一个第二信号边沿，所述第一信号边沿和第二信号边沿间隔为所述第一时间长度；
请一并参照图6、图7和图8，粗脉宽单元242通过线253从存储空间251中读取该第一时间长度，本实施方式的举例中为20ns。粗脉宽单元242在一个内部时钟周期开始时通过线256发出一个第一信号边沿P1，例如是脉冲信号的上升沿，在该第一信号边沿P1的同时开始对该内部时钟信号C进行计数。当累计数到4个内部时钟信号周期T时，即20ns到达时，通过线255向延迟单元243发出一个第二信号边沿P2，例如是一个10ns脉宽的脉冲信号的上升沿。
步骤S3：在所述第二信号边沿触发下，延时所述第二时间长度后输出一个第三信号边沿；
延迟单元243通过线254从存储空间252中读取该第二时间长度，本实施方式的举例中为3ns，延迟单元243自接收到该第二信号边沿P2开始，延时3ns后，从线257输出一个第三信号边沿P3，例如是脉冲信号的上升沿。
步骤S4：根据所述第一信号边沿和所述第三信号边沿产生一个脉冲；
脉冲产生单元245接收到线256上传来的第一信号边沿P1后立即持续输出一个高电平至波形输出端29，脉冲产生单元245接收到线257上传来的第三信号边沿P3后立即持续输出一个低电平至波形输出端29。这样，波形输出端29便可以输出一个23ns脉宽的脉冲信号P4。
请参照图9和图10，延迟单元243包括一个控制信号产生单元247和一个输入输出延时单元248。控制信号产生单元247和输入输出延时单元248都连接到内部时钟单元244，用来分别接收内部时钟信号C。控制信号产生单元247连接到线254，控制信号产生单元247还通过一条线258连接到输入输出延时单元248。输入输出延时单元248连接到线255，输入输出延时单元248连接到线257。
输入输出延时单元248为FPGA中具有的一种“可编程绝对延时单元(IODELAY)”，输入输出延时单元248可以对线255输入的信号进行延时，延时之后的信号从线257输出。输入输出延时单元248具有最小延时分辨率为75ps，而延时的时间为75ps的整数N倍，0≤N≤63，且N的值可以受线258的控制。具体而言，输入输出延时单元248根据线258输入的延时控制脉冲信号的脉宽是N个内部时钟周期T，则输入输出延时单元248对线255输入的信号延时N个75ps，然后从线257输出。
控制信号产生单元247则根据该第二时间长度的值，输出对应脉宽的延时控制脉冲信号。
在本实施例中的举例，对于第二时间长度为3ns，控制信号产生单元247产生并从线258输出一个脉宽为40个内部时钟周期T的延时控制脉冲信号至输入输出延时单元248，则在248在保持这样的延时控制脉冲信号的情况下，输入输出延时单元248可以持续的将线255输入的信号进行延时，延时大小为40个75ps，即3ns。
由此可见，本实施方式信号发生器2由于基于内部时钟信号C产生第一时间长度的脉宽，基于输入输出延时单元248产生第二时间长度的脉宽，由于内部时钟信号C为数字信号，受外界环境等影响的变化较小，因此可以产生较为精准的脉宽。
另外，由于输入输出延时单元248采用了FPGA中具有的一种“可编程绝对延时单元(IODELAY)”，不仅可以提供非常精确的延时，而且由于FPGA也属于数字电路芯片，因此受外界环境等影响的变化较小，可以产生较为精准的脉宽。而且相比模拟电路节省很多调试和测试的时间，开发成本较低。
另外，由于本实施方式中内部时钟信号的频率优选为200MHZ，即内部时钟信号的周期为5ns，因此第一时间长度为5ns的整数倍，如5ns、10ns、15ns等等。又由于输入输出延时单元248具有最小延时分辨率为75ps，而延时的时间为75ps的整数N倍，0≤N≤63，可见其最大延时时间75ps×64＝4.8ns，约等于5ns，即第二时间长度可以约等于5ns。由此可见，信号发生器2可以产生任意脉冲宽度值的脉冲。
下面介绍本发明信号发生器的第二实施方式。
请参照图11，信号发生器3与信号发生器2的区别在于：波形处理单元34与波形处理单元24的内部结构不同。在本实施方式中，波形处理单元24包括一个存储单元241、一个粗脉宽单元242、一个延迟单元243、一个内部时钟单元244和一个脉冲产生单元245。存储单元241连接到数据总线231和地址总线232，存储单元241还通过线253连接到粗脉宽单元242，存储单元241还通过线254连接到延迟单元243。内部时钟单元244连接到外部时钟线233，内部时钟单元244还分别连接到粗脉宽单元242和延迟单元243。粗脉宽单元242通过线256连接到脉冲产生单元245，延迟单元243还通过线355连接到线256。延迟单元243通过线257连接到脉冲产生单元245。脉冲产生单元245连接到波形输出端29。
请参照图12，下面介绍信号发生器3的产生脉冲信号的方法的各个步骤。
步骤S11：根据一个脉冲宽度值计算出一个第一时间长度和一个第二时间长度；
此步骤S11中，信号发生器3的工作过程与信号发生器2的步骤S1相同。
步骤S2：产生一个第一信号边沿和一个第二信号边沿，所述第一信号边沿和第二信号边沿间隔为所述第一时间长度；
请一并参照图11、图12和图13，粗脉宽单元242通过线253从存储空间251中读取该第一时间长度，本实施方式的举例中为20ns。粗脉宽单元242在一个内部时钟周期开始时通过线256发出一个第一信号边沿P1，例如是脉冲信号的上升沿并持续高电平，在该第一信号边沿P1的同时开始对该内部时钟信号C进行计数。当累计数到4个内部时钟信号周期T时，即20ns到达时，通过线256发出一个第二信号边沿P2，例如是脉冲信号的下降沿并持续低电平，这样，线256在4个内部时钟信号周期T内输出了一个脉宽为20ns的脉冲。
步骤S3：在所述第二信号边沿触发下，延时所述第二时间长度后输出一个第三信号边沿；
延迟单元243通过线254从存储空间252中读取该第二时间长度，本实施方式的举例中为3ns。由于线355与线256上的信号相同，因此延迟单元243将从线256上接收到的信号都延时3ns，因此在线257上输出一个延时3ns的脉宽为20ns的脉冲。其中第二信号边沿P2在被延时3ns后从线257输出，从而形成一个第三信号边沿P3。
步骤S4：根据所述第一信号边沿和所述第三信号边沿产生一个脉冲；
脉冲产生单元245接收到线256上传来的第一信号边沿P1后立即持续输出一个高电平至波形输出端29，脉冲产生单元245接收到线257上传来的第三信号边沿P3后立即持续输出一个低电平至波形输出端29。这样，波形输出端29便可以输出一个23ns脉宽的脉冲信号P4。
作为另外一种实施例，脉冲产生单元245可以简化为一个或门，将线256和线257上输出的信号进行逻辑或操作，即可在波形输出端29便可以输出一个23ns脉宽的脉冲信号P4。
作为第一实施方式和第二实施方式的变形，通过地址总线232和数据总线231发送至存储空间251的第一时间长度和第二时间长度可以替换为其他能够表达第一时间长度和第二时间长度的数值，例如第一时间长度可以替换为第一时间长度除以内部时钟周期T的倍数。第二时间长度可以替换为第二时间长度除以最小延时分辨率的倍数。在第一实施方式和第二实施方式的举例中，由于波形处理单元24中内部时钟单元244所产生的内部时钟信号为200MHZ、第一时间长度为20ns、第二时间长度为3ns，因此可以用倍数4替代20ns，用倍数40代替3ns。
下面介绍本发明信号发生器的第三实施方式。
请参考图14，本发明一较佳实施方式的信号发生器4包括一个控制系统41、一个波形处理单元44和一个波形输出端49。在本实施例中，控制系统41包括一个控制器411、一个输入单元413和一个外部时钟单元414。输入单元413连接到控制器411，波形处理单元44通过一条第一信号线432和一条第二信号线431与控制器411连接，外部时钟单元414通过外部时钟线433与波形处理单元44连接。波形处理单元44连接到波形输出端49。
输入单元413用于接收用户设定的或者输入的脉冲宽度值。控制器411用于将该脉冲宽度值解析成波形处理单元44能够识别和处理的控制指令，通过地址总线432和数据总线431发送给波形处理单元44。波形处理单元44用于根据该控制指令产生符合用户设定或者输入的脉冲宽度值的波形。
控制器411由DSP构成，输入单元413由键盘以及USB接口、LAN接口等I/O接口构成，外部时钟单元414由晶振构成，波形处理单元44由FPGA构成。在本实施方式中，该外部时钟单元414产生50MHZ的时钟信号。
在本实施方式中，请参照图15，波形处理单元44包括一个粗脉宽单元442、一个延迟单元443、一个内部时钟单元444和一个脉冲产生单元445。粗脉宽单元442连接到第一信号线431，延迟单元443连接到第二信号线432。内部时钟单元444连接到外部时钟线433，内部时钟单元444还分别连接到粗脉宽单元442和延迟单元443。粗脉宽单元442通过线456连接到脉冲产生单元445，粗脉宽单元442还通过线455连接到延迟单元443。延迟单元443通过线457连接到脉冲产生单元445。脉冲产生单元445连接到波形输出端49。
在本实施方式中，内部时钟单元444由锁相环构成，其接收外部时钟线433上传输的50MHZ的时钟信号并进行倍频，产生200MHZ的内部时钟信号，发送到粗脉宽单元442和延迟单元443。粗脉宽单元442由计数器构成。
请参照图7，下面介绍信号发生器4的产生脉冲信号的方法的各个步骤。
步骤一：根据一个脉冲宽度值计算出一个第一时间长度和一个第二时间长度；
请一并参照图14和图15，用户通过输入单元413输入一个脉冲宽度值，该脉冲宽度值为信号发生器4输出的脉冲信号的脉冲宽度，例如，该脉冲宽度值为23ns。控制器411将该脉冲宽度值分解为一个第一时间长度和一个第二时间长度之和，其中，第一时间长度为该脉冲宽度值能够被该内部时钟周期整除的部分，该第二时间长度则为该脉冲宽度值不能被该内部时钟周期整除的部分。在本实施方式的举例中，由于波形处理单元44中内部时钟单元444所产生的内部时钟信号为200MHZ，即一个内部时钟周期为5ns，因此将该脉冲宽度值23ns分解得到的一个第一时间长度为20ns，其为内部时钟周期的4倍，而第二时间长度为3ns。再例如，如果脉冲宽度值为19ns，则第一时间长度为15ns，其为内部时钟周期的3倍，而第二时间长度为4ns。
仍以该脉冲宽度值为23ns举例，控制器411根据该第一时间长度20ns产生一个第一控制信号，通过第一信号线431发送到波形处理单元44。控制器411根据第二时间长度3ns产生一个第二控制信号，通过第二信号线432发送到波形处理单元44。该第一控制信号和第二控制信号可以是脉冲信号、三角波信号等。
步骤二：产生一个第一信号边沿和一个第二信号边沿，所述第一信号边沿和第二信号边沿间隔为所述第一时间长度；
请一并参照图14、图15和图16，粗脉宽单元442从第一信号线431获得该第一控制信号。粗脉宽单元442在一个内部时钟周期开始时通过线256发出一个第一信号边沿P1，例如是脉冲信号的上升沿，在该第一信号边沿P1的同时开始对该内部时钟信号C进行计数。当累计数到4个内部时钟信号周期T时，即20ns到达时，通过线455向延迟单元443发出一个第二信号边沿P2，例如是一个10ns脉宽的脉冲信号的上升沿。
步骤三：在所述第二信号边沿触发下，延时所述第二时间长度后输出一个第三信号边沿；
延迟单元443从第二信号线432获得该第二控制信号。延迟单元443自接收到该第二信号边沿P2开始，延时3ns后，从线457输出一个第三信号边沿P3，例如是脉冲信号的上升沿。
步骤四：根据所述第一信号边沿和所述第三信号边沿产生一个脉冲；
脉冲产生单元445接收到线456上传来的第一信号边沿P1后立即持续输出一个高电平至波形输出端49，脉冲产生单元445接收到线457上传来的第三信号边沿P3后立即持续输出一个低电平至波形输出端49。这样，波形输出端49便可以输出一个23ns脉宽的脉冲信号P4。
下面介绍本发明信号发生器的第四实施方式。
请参照图17，信号发生器5与信号发生器4的区别在于：波形处理单元54与波形处理单元44的内部结构不同。在本实施方式中，波形处理单元54包括一个粗脉宽单元442、一个延迟单元443、一个内部时钟单元444和一个脉冲产生单元445。粗脉宽单元442连接到第一信号线431，延迟单元443连接到第二信号线432。内部时钟单元444连接到外部时钟线433，内部时钟单元444还分别连接到粗脉宽单元442和延迟单元443。粗脉宽单元442通过线456连接到脉冲产生单元445，延迟单元443还通过线555连接到线456。延迟单元443通过线457连接到脉冲产生单元445。脉冲产生单元445连接到波形输出端49。
下面介绍信号发生器3的产生脉冲信号的方法的各个步骤。
步骤一：根据一个脉冲宽度值计算出一个第一时间长度和一个第二时间长度；
此步骤中，信号发生器5的工作过程与信号发生器4的步骤一相同。
步骤二：产生一个第一信号边沿和一个第二信号边沿，所述第一信号边沿和第二信号边沿间隔为所述第一时间长度；
请一并参照图17和图18，粗脉宽单元442从第一信号线431获得该第一控制信号。粗脉宽单元442在一个内部时钟周期开始时通过线456发出一个第一信号边沿P1，例如是脉冲信号的上升沿并持续高电平，在该第一信号边沿P1的同时开始对该内部时钟信号C进行计数。当累计数到4个内部时钟信号周期T时，即20ns到达时，通过线456发出一个第二信号边沿P2，例如是脉冲信号的下降沿并持续低电平，这样，线456在4个内部时钟信号周期T内输出了一个脉宽为20ns的脉冲。
步骤三：在所述第二信号边沿触发下，延时所述第二时间长度后输出一个第三信号边沿；
延迟单元443从第二信号线432获得该第二控制信号。由于线555与线456上的信号相同，因此延迟单元443将从线456上接收到的信号都延时3ns，因此在线457上输出一个延时3ns的脉宽为20ns的脉冲。其中第二信号边沿P2在被延时3ns后从线457输出，从而形成一个第三信号边沿P3。
步骤四：根据所述第一信号边沿和所述第三信号边沿产生一个脉冲；
脉冲产生单元445接收到线456上传来的第一信号边沿P1后立即持续输出一个高电平至波形输出端49，脉冲产生单元445接收到线457上传来的第三信号边沿P3后立即持续输出一个低电平至波形输出端49。这样，波形输出端49便可以输出一个23ns脉宽的脉冲信号P4。
作为另外一种实施例，脉冲产生单元445可以简化为一个或门，将线456和线457上输出的信号进行逻辑或操作，即可在波形输出端49便可以输出一个23ns脉宽的脉冲信号P4。
作为变形实施方式，本发明各个实施方式中各个模块之间的连接均为串联，并不排除他们中间还可以根据需要串联有其他功能模块。例如，控制器与波形处理单元之间还可以串接有一个由FPGA构成的接口模块。
作为变形实施方式，本发明各个实施方式中，用户设定的或者输入的脉冲宽度值的方式可以有其他替代方式。例如，通过设置需要输出的波形的周期以及占空比，也可以达到输入脉冲宽度值的效果。
作为变形实施方式，本发明各个实施方式中，波形处理单元还可由CPLD等其他可编程逻辑器件构成。
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