基于双通道频率分集技术的信号处理器及其信号处理方法

技术领域

本发明属于空中交通管制一次雷达领域，特别涉及一种基于双通道频 率分集技术的信号处理器及其信号处理方法。

背景技术

目前的空中交通管制一次雷达领域中，多采用单通道频率分集技术， 即在一个发射周期内发射一个窄、宽脉冲调频信号，窄脉冲则作为近区补 盲脉冲，但是此方法对目标的盲速不具备检测能力，当目标的多普勒频移 f_d接近雷达脉冲重频时产生盲速效应，AMTD在频域上无法识别整数倍重频 的动目标，只能辅助以脉组重频变换，提高第一盲速，改善盲速响应，但 在波束宽度固定的情况下，脉组数越多对第一盲速改善越好，但脉组内脉 冲积累数减少，不利于信号相干积累。

发明内容

本发明的目的是为了克服上述现有技术的不足，提供了一种基于双通 道频率分集技术的信号处理器，本信号处理器不需要通过对脉冲分组来提 高第一盲速，而且既保持了脉组内的脉冲积累数，也提高了检测概率。

为实现上述目的，本发明采用了以下技术措施：

一种基于双通道频率分集技术的信号处理器，包括发射波形产生模块、 双通道数字接收机模块以及双通道信号处理器模块，所述发射波形产生模 块的信号输出端连接双通道数字接收机模块的信号输入端，所述双通道数 字接收机模块的信号输出端连接双通道信号处理器模块的信号输入端。

优选的，所述发射波形产生模块用于产生频率分集发射激励信号波形， 所述频率分集发射激励信号波形的每一个脉冲周期均由窄脉冲信号和宽脉 冲信号组成，每一个脉冲周期中的窄脉冲信号的产生时间均小于宽脉冲信 号产生时间，所述窄脉冲信号包括第一射频信号和第二射频信号，所述第 一射频信号和第二射频信号的频率相异，脉冲宽度相同；所述宽脉冲信号 包括第三射频信号和第四射频信号，所述第三射频信号和第四射频信号频 率相异，脉冲宽度相同。

优选的，所述双通道数字接收机模块包括两个独立的接收通道，分别 为第一接收通道和第二接收通道，所述第一接收通道和第二接收通道的信 号输入端均连接频率分集发射激励信号波形经天馈系统输出的回波信号， 第一接收通道和第二接收通道的信号输出端均连接双通道信号处理器模块 的信号输入端，所述第一接收通道的两个工作频率分别与第一射频信号、 第三射频信号的频率相同，所述回波信号经过所述第一接收通道后输出第 一接收波形信号，所述第一接收波形信号的每一个脉冲周期均包括第一射 频信号和第三射频信号，每一个脉冲周期中的第一射频信号的产生时间均 小于第三射频信号产生时间；所述第二接收通道的两个工作频率分别与第 二射频信号、第四射频信号的频率相同，所述回波信号经过所述第二接收 通道后输出第二接收波形信号，所述第二接收波形信号的每一个脉冲周期 均包括第二射频信号和第四射频信号，每一个脉冲周期中的第二射频信号 的产生时间均小于第四射频信号产生时间。

优选的，所述双通道信号处理器模块包括时钟产生单元、信号处理单 元、信号频率分集合成单元、存储器单元以及外设接口，所述时钟产生单 元的信号输出端分别连接信号处理单元、信号频率分集合成单元、存储器 单元的信号输入端，所述信号处理单元与信号频率分集合成单元之间双向 通信连接，所述存储器单元分别与信号处理单元、信号频率分集合成单元 之间双向通信连接，所述信号处理单元与外设接口之间双向通信连接，所 述信号处理单元的信号输入端接收分别由第一接收通道、第二接收通道送 来的第一接收波形信号、第二接收波形信号。

优选的，所述信号处理单元包括如下组成部分：

第一FPGA芯片，所述第一FPGA芯片用于接收第一接收波形信号，所 述第一FPGA芯片的信号输入端分别连接时钟产生单元、信号频率分集合成 单元的信号输出端，所述第一FPGA芯片与存储器单元之间双向通信连接， 所述第一FPGA芯片还与信号频率分集合成单元之间通过地址数据总线双向 通信连接，第一FPGA芯片的信号输出端连接外设接口的信号输入端，所述 第一FPGA芯片的信号输入端连接第一接收通道的信号输出端；

第二FPGA芯片，所述第二FPGA芯片用于接收第二接收波形信号，所 述第二FPGA芯片的信号输入端分别连接时钟产生单元、信号频率分集合成 单元的信号输出端，所述第二FPGA芯片分别与存储器单元、第一FPGA芯 片之间双向通信连接，第二FPGA芯片还与信号频率分集合成单元之间通过 地址数据总线双向通信连接，所述第二FPGA芯片与外设接口之间双向通信 连接，所述第一FPGA芯片的信号输入端连接第一接收通道的信号输出端。

优选的，所述存储器单元包括如下组成部分：

第一SRAM、第二SRAM，所述第一SRAM、第二SRAM均用于存储来自第 一FPGA芯片的数据地址信息，并分别与第一FPGA芯片之间通过地址数据 总线双向通信连接；

第三SRAM、第四SRAM，所述第三SRAM、第四SRAM均用于存储来自第 二FPGA芯片的数据地址信息，并分别与第二FPGA芯片之间通过地址数据 总线双向通信连接；

SDRAM存储器、FLASH存储器，所述SDRAM存储器的信号输入端连接时 钟产生单元的信号输出端，所述SDRAM存储器、FLASH存储器均与信号频率 分集合成单元、第一FPGA芯片、第二FPGA芯片之间通过地址数据总线双 向通信连接。

进一步的，所述信号频率分集合成单元为DSP芯片，所述DSP芯片为 美国AnalogDevices公司生产的TS2系列芯片；所述第一FPGA芯片、第 二FPGA芯片的芯片型号均为美国ALTERA公司生产的EP4SGX360系列芯片。

本发明还同时提供了基于双通道频率分集技术的信号处理器的信号处 理方法，即：

1)所述发射波形产生模块用于产生频率分集发射激励信号波形，所述 频率分集发射激励信号波形的每一个脉冲周期均由窄脉冲信号和宽脉冲信 号组成，每一个脉冲周期中的窄脉冲信号的产生时间均小于宽脉冲信号产 生时间，所述窄脉冲信号包括第一射频信号和第二射频信号，所述第一射 频信号和第二射频信号的频率相差XMHz，脉冲宽度相同；所述宽脉冲信号 包括第三射频信号和第四射频信号，所述第三射频信号和第四射频信号的 频率相差YMHz，脉冲宽度相同；

2)所述发射波形产生模块将产生的频率分集发射激励信号波形经天 馈系统输出的回波信号发送至双通道数字接收机模块的第一接收通道和第 二接收通道，所述第一接收通道输出第一接收波形信号，所述第一接收波 形信号的每一个脉冲周期均包括第一射频信号和第三射频信号，每一个脉 冲周期中的第一射频信号的产生时间均小于第三射频信号产生时间，所述 第二接收波形信号的每一个脉冲周期均包括第二射频信号和第四射频信 号，每一个脉冲周期中的第二射频信号的产生时间均小于第四射频信号产 生时间；

3)所述第一接收波形信号和第二接收波形信号分别由第一接收通道、 第二接收通道送入双通道信号处理器模块中的第一FPGA芯片、第二FPGA 芯片，所述第一射频信号、第三射频信号均在第一FPGA芯片中进行脉压处 理，第二射频信号、第四射频信号均在第二FPGA芯片中进行脉压处理，脉 压处理完成后，所述第一射频信号、第三射频信号继续在第一FPGA芯片上 实现脉压拼接合成第一路信号，所述第二射频信号、第四射频信号在第二 FPGA芯片上实现脉压拼接合成第二路信号，所述第一路信号在第一FPGA芯 片上进行延时、自适应滤波处理，然后在DSP芯片中实现恒虚警处理，所 述第二路信号在第二FPGA芯片上直接进行自适应滤波处理，然后在DSP芯 片中实现恒虚警处理，经过恒虚警处理的两路信号在DSP芯片内最终实现 频率分集合成一路信号。

基于双通道频率分集技术的信号处理器的信号处理方法的基本原理涉 及的参数如下：

f_d1＝2v/λ＝2vf₁/c式1

f_d2＝2v/λ＝2vf₂/c式2

两式相减得：

Δf_d＝2v(Δf)/c式3

上式中，f_d1为第一接收波形信号的多普勒频移，单位为MHz；

f_d2为第二接收波形信号的多普勒频移，单位为MHz；

v为第一接收波形信号和第二接收波形信号的速度，单位为 m/μs；

λ为第一接收波形信号和第二接收波形信号的波长，单位为m；

f₁为第一接收波形信号的工作频率，单位为MHz；

f₂为第二接收波形信号的工作频率，单位为MHz；

c为光速，单位为m/μs；

Δf_d为第一接收波形信号相对于第二接收波形信号的多普勒频 移偏移量，或为第二接收波形信号相对于第一接收波形信号的多普勒频移 偏移量，单位为MHz；

Δf＝X和Δf＝Y，单位为MHz；

由于Δf＝X和Δf＝Y，假设第一接收波形信号在信号处理器内陷入盲速区， 第二接收波形信号由于多普勒频移偏移量Δf_d能够跳出盲速区。

优选的，所述第一射频信号和第二射频信号的脉冲宽度均为1s，所述 第三射频信号和第四射频信号的脉冲宽度均为150s，所述窄脉冲信号和宽 脉冲信号之间的脉冲宽度间隔为80s；所述第一射频信号和第三射频信号之 间的脉冲宽度间隔为80s，所述第二射频信号和第四射频信号之间的脉冲宽 度间隔为230s。

本发明的有益效果在于：

1)、本发明包括发射波形产生模块、双通道数字接收机模块以及双通 道信号处理器模块，所述双通道数字接收机模块的两个接收通道分别接收 发射波形产生模块产生的分集发射激励信号波形，并将两路接收波形信号 传送至双通道信号处理器模块，使得本发明结构紧凑、数据处理速度快， 而且采用了频率分集技术来实现双通道频率分集，由于第一接收波形信号 和第二接收波形信号之间的频率差Δf＝X和Δf＝Y，假设第一接收波形信号在 信号处理器内陷入盲速区，第二接收波形信号由于多普勒频移偏移量Δf_d能 够有效地跳出盲速区，提高检测概率，有效地解决盲速效应。

2)、由于所述发射波形产生模块产生的频率分集发射激励信号波形在 一个重复周期内包括四个脉冲信号，即在一个发射周期内有四个工作频率， 在对抗外界频率干扰时，表现出更强的抗干扰能力。

3)、所述双通道信号处理器模块包括两片型号为EP4SGX360的FPGA 芯片，具有运算速度快、存储空间大的特点，使本发明的结构简单、通用 性好、实时性强。

附图说明

图1为本发明的双通道信号处理器模块原理图；

图2为本发明的频率分集发射激励信号波形；

图3为本发明的第一接收波形信号；

图4为本发明的第二接收波形信号；

图5为本发明频率分集合成的信号处理流程图。

图中的附图标记含义如下：

10—时钟产生单元20—信号处理单元21—第一FPGA芯片

22—第二FPGA芯片30—信号频率分集合成单元

31—第一SRAM32—第二SRAM33—第三SRAM

34—第四SRAM35—SDRAM存储器36—FLASH存储器

f1—第一射频信号f2—第二射频信号f3—第三射频信号

f4—第四射频信号

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进 行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没 有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的 范围。

本发明包括发射波形产生模块、双通道数字接收机模块以及双通道信 号处理器模块，所述发射波形产生模块的信号输出端连接双通道数字接收 机模块的信号输入端，所述双通道数字接收机模块的信号输出端连接双通 道信号处理器模块的信号输入端。

所述双通道数字接收机模块包括两个独立的接收通道，分别为第一接 收通道和第二接收通道，所述第一接收通道和第二接收通道的信号输入端 均连接发射波形产生模块的信号输出端经天馈系统输出的回波信号，信号 输出端均连接双通道信号处理器模块的信号输入端。

如图1所示，所述双通道信号处理器模块包括时钟产生单元10、信号 处理单元20、信号频率分集合成单元30、存储器单元以及外设接口，第一 FPGA芯片21、第二FPGA芯片22组成信号处理单元20，第一SRAM31、第 二SRAM32、第三SRAM33、第四SRAM34、SDRAM存储器35、FLASH存储器36 组成存储器单元；

所述第一FPGA芯片21，所述第一FPGA芯片21用于接收第一接收波形 信号，所述第一FPGA芯片21的信号输入端分别连接时钟产生单元10、信 号频率分集合成单元30的信号输出端，所述第一FPGA芯片21与存储器单 元之间双向通信连接，所述第一FPGA芯片21还与信号频率分集合成单元 30之间通过地址数据总线双向通信连接，其信号输出端连接外设接口的信 号输入端；

所述第二FPGA芯片22，所述第二FPGA芯片22用于接收第二接收波形 信号，所述第二FPGA芯片22的信号输入端分别连接时钟产生单元10、信 号频率分集合成单元30的信号输出端，所述第二FPGA芯片22分别与存储 器单元、第一FPGA芯片21之间双向通信连接，第二FPGA芯片22还与信 号频率分集合成单元30之间通过32位地址、64位数据总线双向通信连接， 所述第二FPGA芯片22与外设接口之间通过PCI总线双向通信连接；

所述第一SRAM31、第二SRAM32，所述第一SRAM31、第二SRAM32均用 于存储来自第一FPGA芯片21的数据地址信息，并分别与第一FPGA芯片21 之间通过21位地址、36位数据总线双向通信连接；所述第三SRAM33、第 四SRAM34，所述第三SRAM33、第四SRAM34均用于存储来自第二FPGA芯片 22的数据地址信息，并分别与第二FPGA芯片22之间通过21位地址、36 位数据总线双向通信连接；所述SDRAM存储器35、FLASH存储器36，所述 SDRAM存储器35的信号输入端连接时钟产生单元10的信号输出端，所述 SDRAM存储器35、FLASH存储器36均与信号频率分集合成单元30、第一FPGA 芯片21、第二FPGA芯片22之间通过32位地址、64位数据总线双向通信 连接。

所述信号频率分集合成单元30为DSP芯片，所述DSP芯片为美国Analog Devices公司生产的TS2系列芯片；所述第一FPGA芯片21、第二FPGA芯 片22的芯片型号均为美国ALTERA公司生产的EP4SGX360系列芯片，具有 运算速度快、存储空间大的特点，使本发明的结构简单、通用性好、实时 性强。

如图2所示，所述发射波形产生模块用于产生频率分集发射激励信号 波形，所述频率分集发射激励信号波形的每一个脉冲周期均由窄脉冲信号 和宽脉冲信号组成，每一个脉冲周期中的窄脉冲信号的产生时间均小于宽 脉冲信号产生时间，所述窄脉冲信号包括第一射频信号f1和第二射频信号 f2，所述第一射频信号f1和第二射频信号f2的频率相差XMHz，脉冲宽度 均为1μs；所述宽脉冲信号包括第三射频信号f3和第四射频信号f4，所述 第三射频信号f3和第四射频信号f4的频率相差YMHz，脉冲宽度均为150μs， 且窄脉冲信号和宽脉冲信号之间的脉冲宽度间隔为80μs，频率差值X和Y 相同或相异。

如图3、4所示，将时宽为2μs+300μs的射频信号分别送入第一接收 通道和第二接收通道，其中第一接收通道输出第一接收波形信号，所述第 一接收波形信号包括第一射频信号f1和第三射频信号f3，即时宽为1μs+ 150μs的窄、宽脉冲信号，窄、宽脉冲之间的间隔为80μs；所述第二接收 通道输出第二接收波形信号，所述第二接收波形信号包括第二射频信号f2 和第四射频信号f4，即时宽为1μs+150μs的窄、宽脉冲信号，窄、宽脉 冲之间的间隔为230μs。

如图1、5所示，所述第一接收波形信号和第二接收波形信号分别由第 一接收通道、第二接收通道送入双通道信号处理器模块中的第一FPGA芯片 21、第二FPGA芯片22，所述第一射频信号f1、第三射频信号f3均在第一 FPGA芯片21中进行脉压处理，第二射频信号f2、第四射频信号f4均在第 二FPGA芯片22中进行脉压处理，脉压处理完成后，所述第一射频信号f1、 第三射频信号f3继续在第一FPGA芯片21上实现脉压拼接合成第一路信号， 所述第二射频信号f2、第四射频信号f4在第二FPGA芯片22上实现脉压拼 接合成第二路信号，所述第一路信号在第一FPGA芯片21上进行延时、自 适应滤波处理，然后在DSP芯片中实现恒虚警处理，所述第二路信号在第 二FPGA芯片22上直接进行自适应滤波处理，然后在DSP芯片中实现恒虚 警处理，经过恒虚警处理的两路信号在DSP芯片内最终实现频率分集合成 一路信号。

基于双通道频率分集技术的信号处理器的信号处理方法的基本原理涉 及的参数如下，其特征在于：

f_d1＝2v/λ＝2vf₁/c式1

f_d2＝2v/λ＝2vf₂/c式2

两式相减得：

Δf_d＝2v(Δf)/c式3

上式中，f_d1为第一接收波形信号的多普勒频移，单位为MHz；

f_d2为第二接收波形信号的多普勒频移，单位为MHz；

v为第一接收波形信号和第二接收波形信号的速度，单位为 m/μs；

λ为第一接收波形信号和第二接收波形信号的波长，单位为m；

f₁为第一接收波形信号的工作频率，单位为MHz；

f₂为第二接收波形信号的工作频率，单位为MHz；

c为光速，单位为m/μs；

Δf_d为第一接收波形信号相对于第二接收波形信号的多普勒频 移偏移量，或为第二接收波形信号相对于第一接收波形信号的多普勒频移 偏移量，单位为MHz；

Δf＝X和Δf＝Y，单位为MHz；

由于第一接收波形信号和第二接收波形信号之间的频率差f＝X和f＝Y， 假设第一接收波形信号在信号处理器内陷入盲速区，第二接收波形信号由 于多普勒频移偏移量fd能够有效地跳出盲速区，提高检测概率，有效地解 决盲速效应。