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创建FPGA电路的时延模型和获取时延的方法及设备

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本发明实施例提供一种创建FPGA电路的时延模型和获取时延的方法及设备，该方法包括：基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚确定从与输出引脚紧邻且位于其下游的第一连接盒到与输入引脚紧邻且位于其上游的第二连接盒的路径计算路径的路径时延；将任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚和路径时延保存于路径时延表中。本发明实施例的技术方案可以减少保存大量长线段的组合类型及其对应的时延所需的存储空间。

著录项

公开/公告号CN114722770A

专利类型发明专利
公开/公告日2022-07-08

原文格式PDF
申请/专利权人上海复旦微电子集团股份有限公司;
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申请/专利号CN202110013940.4
发明设计人钱港;王似飞;林智锋;陈建利;俞军;
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申请日2021-01-06
分类号G06F30/394;G06F30/398;
代理机构北京集佳知识产权代理有限公司;
代理人陆磊
地址 200433 上海市杨浦区国泰路127号复旦国家大学科技园4号楼
入库时间 2023-06-19 15:55:34

法律信息

法律状态公告日

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法律状态
2022-07-08

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发明专利申请公布

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