提升半导体器件沟道载流子迁移率的制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种提升半导体器件沟道载流子迁移率的制造方法。

背景技术

在半导体集成电路制造过程中，对于逻辑电路，为了提升沟道载流子迁移率，有多种方案：氮化物的应力记忆技术SMT(Stress Memorization Technique)，例如公开文献CN102412203A、CN104900528A、CN102709178A；嵌入式锗硅工艺，例如公开文献CN105304567A、CN104701234A、CN110752254A；应变硅技术(StrainedSi)，例如公开文献CN102683285A、CN102709247A、CN102709246A。

在现有技术中，大部分都是提升Pmos沟道迁移率，Nmos的氮化物应力记忆技术因为金属栅的虚拟栅极的工艺而失效，在去除虚拟栅极填充金属栅的时候，施加于多晶硅栅极的应力会消耗殆尽。

发明内容

本发明要解决的技术问题是如何提高Nmos的沟道载流子迁移率。

为了解决上述技术问题，本发明提供一种提升半导体器件沟道载流子迁移率的制造方法，其特征在于，包括如下步骤：

步骤S1，提供半导体衬底，所述半导体衬底包含至少一个NMOS，所述NMOS已形成栅极结构；步骤S2，在所述NMOS的源极区域和漏极区域注入重离子，在所述半导体衬底上形成非晶层；采用高温离子注入的方法注入重离子，通过调整所述高温离子注入的能量来调整非晶层的深度；步骤S3，沉积氧化物缓冲层；步骤S4，沉积氮化硅层；步骤S5，高温退火；步骤S6，去除氧化物缓冲层和氮化硅层。

优选地，在所述步骤S2中，注入温度为100至500摄氏度；

优选地，在所述步骤S2中，所述重离子为锗、硅或砷中的任意一种。

优选地，在所述步骤S5中，高温退火的温度为600至1100摄氏度。所述高温退火的时间为1秒至20分钟。

优选地，在所述步骤S3中采用化学气相沉积法进行沉积氧化物缓冲层。

优选地，在所述步骤S4中采用化学气相沉积法进行沉积氮化硅层。

优选地，在所述步骤S6中采用干法刻蚀或湿法刻蚀去除氧化物缓冲层和氮化硅层。

与现有技术相比，本发明通过高温离子注入形成非晶层，在退火之后形成位错对沟道施加拉应力，从而提升Nmos的电子迁移率。

附图说明

图1为本发明提升半导体器件沟道载流子迁移率的制造方法的步骤示意图；

图2为本发明形成位错对沟道施加拉应力的技术效果示意图。

具体实施方式

如图1所示，本实施例的提升半导体器件沟道载流子迁移率的制造方法，包括如下步骤：

步骤S1，提供半导体衬底，所述半导体衬底包含至少一个NMOS，所述NMOS已形成栅极结构；

步骤S2，在所述NMOS的源极区域和漏极区域注入重离子，在所述半导体衬底上形成非晶层；

步骤S3，沉积氧化物缓冲层；

步骤S4，沉积氮化硅层；

步骤S5，高温退火；

步骤S6，去除氧化物缓冲层和氮化硅层。

在所述步骤S2中，所述重离子为锗、硅或砷中的任意一种。采用高温离子注入的方法注入重离子，注入温度为100至500摄氏度；在高温下，非晶层会自我修复，形成的非晶层形貌会小于常温注入，随着温度升高，非晶层会缩小，位错的Proximity会变大，从而解决漏电问题。

如图2所示，盖上Oxide及SIN之后经过高温退火，经过固相外延会形成位错，此位错会对沟道施加拉应力，拉应力能够提升Nmos的载流子迁移率。

位错的深度(depth)及横向临近距离(proximity)与非晶层形貌有关，位错起始于非晶层最宽的位置，非晶层的深度能通过离子注入的能量来调整。

在所述步骤S5中，高温退火的温度为600至1100摄氏度。所述高温退火的时间为1秒至20分钟。

在所述步骤S3中采用化学气相沉积法进行沉积氧化物缓冲层。在所述步骤S4中采用化学气相沉积法进行沉积氮化硅层。

化学气相沉积法(CVD)，示例性地为低压CVD(LPCVD)，常压CVD(APCVD)，亚常压CVD(SACVD)，超高真空CVD(UHCVD)，等离子体增强CVD(PECVD)，高密度等离子体CVD(HDPCVD)以及快热CVD(RTCVD)中的任一一种。

在所述步骤S6中采用干法刻蚀或湿法刻蚀去除氧化物缓冲层和氮化硅层。