一种2通道LVDS接口和4通道LVDS接口转换装置

技术领域

本实用新型涉及一种2通道LVDS接口和4通道LVDS接口转换装置。

背景技术

LVDS(Low Voltage Differential Signal)是一种低振幅差分信号技术，其使用幅度非常低的信号通过一对差分PCB走线或平衡电缆传输数据，能以高达数百Mbps的速度传送串行数据。由于电压信号幅度较低，而且采用恒流源模式驱动，故只产生极低的噪声，消耗非常小的功率。此外，由于LVDS以差分方式传送数据，所以不易受共模噪音影响。

在传统的电视系统中，液晶显示模组通常使用LVDS接口接收主板发送的图像数据。使用的LVDS通道数量因分辨率、刷新率的不同而不同。一个LVDS通道通常由4对或5对差分数据线和一对差分时钟线构成，差分数据线用于传输图像数据，差分时钟线用于传输同步时钟信号。

在某些成本敏感应用场合下，主板的LVDS通道数量与液晶显示模组的LVDS通道数量有可能不匹配，比如低成本的主板输出接口通常只有两个LVDS通道，但1920*1080分辨率120Hz刷新率的液晶显示模组和2560*1440分辨60Hz刷新率的液晶显示模组却通常有4个LVDS通道。所以有必要提出一种转换装置，解决主板的LVDS通道数量与液晶显示模组的LVDS通道数量有可能不匹配的问题。

实用新型内容

针对现有技术中存在的缺陷，本实用新型的目的在于提供一种2通道LVDS接口和4通道LVDS接口转换装置，解决主板的LVDS通道数量与液晶显示模组的LVDS通道数量有可能不匹配的技术缺陷。

为了达到上述目的，本实用新型所采用的具体技术方案如下：

一种2通道LVDS接口和4通道LVDS接口转换装置，其特征在于，包括LVDS输入接口、LVDS输出接口A、LVDS输出接口B、FPGA芯片、DRAM存储器、flash存储器、状态配置电路，所述LVDS输入接口与所述FPGA芯片的输入端连接，所述LVDS输出接口A、LVDS输出接口B与所述FPGA芯片的输出端连接，所述DRAM存储器与所述FPGA芯片双向连接；所述LVDS输入接口将2通道的LVDS信号输入给所述FPGA芯片，所述FPGA芯片将2通道的LVDS信号转换为4通道LVDS信号，分配给所述LVDS输出接口A、LVDS输出接口B进行输出；所述flash存储器存储有FPGA芯片的配置程序，所述DRAM存储器用于缓存图像数据，所述状态配置电路发送状态配置信号给所述FPGA芯片。

优选的，所述LVDS输入接口与前端LVDS主板连接，由FPC、FFC连接器或双排排针构成。

优选的，所述LVDS输出接口A、LVDS输出接口B与液晶显示模组连接，由FPC、 FFC连接器或双排排针构成。

优选的，所述flash存储器用于存储FPGA芯片的配置程序，所述DRAM存储器用于缓存输入信号的帧率与输出信号的帧率不相同时的图像数据。

优选的，所述状态配置电路由拨码开关、跳线帽或电阻构成，所述状态配置电路由拨码开关、跳线帽或电阻构成，产生状态配置信号，用于控制FPGA芯片接收和发送LVDS信号时的vesa/jedia格式、奇偶状态、分区状态、分辨率、刷新率。

优选的，还包括PCB板，所述LVDS输入接口、LVDS输出接口A、LVDS输出接口 B、FPGA芯片、DRAM存储器、flash存储器、状态配置电路均固定在所述PCB板上。

本实用新型的有益效果在于：能够将2通道的LVDS输入信号转换为4通道LVDS信号输出，解决主板的LVDS通道数量与液晶显示模组的LVDS通道数量有可能不匹配的技术缺陷。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型一种2通道LVDS接口和4通道LVDS接口转换装置的原理框图；

图中，1-LVDS输入接口、2-LVDS输出接口A、3-LVDS输出接口B、4-FPGA芯片、 5-flash存储器、6-状态配置电路、7-DRAM存储器。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的其他实施例，都属于本实用新型保护的范围。

在本实用新型的描述中，需要说明的是，术语“竖直”、“上”、“下”、“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

在本实用新型的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

如图1所示，本实用新型提出了一种2通道LVDS接口和4通道LVDS接口转换装置，包括LVDS输入接口1、LVDS输出接口A2、LVDS输出接口B3、FPGA芯片4、flash存储器5、状态配置电路6、DRAM存储器7，所述LVDS输入接口1与所述FPGA芯片4的输入端连接，所述LVDS输出接口A2、LVDS输出接口B3与所述FPGA芯片4的输出端连接，所述 DRAM存储器7与所述FPGA芯片5双向连接；所述LVDS输入接口1将2通道的LVDS信号输入给所述FPGA芯片4，所述FPGA芯片4将2通道的LVDS信号转换为4通道LVDS信号，分配给所述LVDS输出接口A2、LVDS输出接口B3进行输出；所述flash存储器5存储有FPGA芯片4的配置程序，所述DRAM存储器7用于缓存图像数据，所述状态配置电路6 发送状态配置信号给所述FPGA芯片。

优选的，所述LVDS输入接口1与前端LVDS主板连接，由FPC、FFC连接器或双排排针构成，用于将前端主板的通道1和通道2的LVDS信号输入到FPGA芯片4。

优选的，所述LVDS输出接口A2、LVDS输出接口B3与液晶显示模组连接，由FPC、 FFC连接器或双排排针构成。LVDS输出接口A2用于输出通道1和通道2的LVDS输出信号， LVDS输出接口B3用于输出通道3和通道4的LVDS输出信号。

优选的，所述flash存储器5用于存储FPGA芯片4的配置程序，所述DRAM存储器 7用于缓存输入信号的帧率与输出信号的帧率不相同时的图像数据。当输入信号的帧率与输出信号的帧率相同时，则不需要DRAM存储器。

优选的，所述状态配置电路6由拨码开关、跳线帽或电阻构成，产生状态配置信号,用于控制FPGA芯片4接收和发送LVDS信号时的vesa/jedia格式、奇偶状态、分区状态、分辨率、刷新率。

优选的，还包括PCB板，所述LVDS输入接口1、LVDS输出接口A2、LVDS输出接口B3、FPGA芯片4、flash存储器5、状态配置电路6、DRAM存储器7、均固定在所述PCB 板上。

本实用新型的有益效果在于：能够将2通道的LVDS输入信号转换为4通道LVDS信号输出，解决主板的LVDS通道数量与液晶显示模组的LVDS通道数量有可能不匹配的技术缺陷。

以上述依据本实用新型的理想实施例为启示，通过上述的说明内容，本领域技术人员完全可以在不偏离本实用新型技术思想的范围内，进行多样的变更以及修改。本实用新型的技术性范围并不局限于说明书上的内容，必须要根据权利要求书范围来确定其技术性范围。