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INSTRUCTION SET ARCHITECTURE TO FACILITATE ENERGY-EFFICIENT COMPUTING FOR EXASCALE ARCHITECTURES

机译：指令集体系结构可简化大规模体系结构的节能计算

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Disclosed embodiments relate to an instruction set architecture to facilitate energy-efficient computing for exascale architectures. In one embodiment, a processor includes a plurality of accelerator cores, each having a corresponding instruction set architecture (ISA); a fetch circuit to fetch one or more instructions specifying one of the accelerator cores, a decode circuit to decode the one or more fetched instructions, and an issue circuit to translate the one or more decoded instructions into the ISA corresponding to the specified accelerator core, collate the one or more translated instructions into an instruction packet, and issue the instruction packet to the specified accelerator core; and, wherein the plurality of accelerator cores comprise a memory engine (MENG), a collective engine (CENG), a queue engine (QENG), and a chain management unit (CMU).
机译：公开的实施例涉及一种指令集架构，以促进用于万亿级架构的节能计算。在一个实施例中，一种处理器包括多个加速器核，每个加速器核具有对应的指令集架构（ISA）;提取电路，用于提取指定加速器内核之一的一个或多个指令;解码电路，对一个或多个提取的指令进行解码;发布电路，将一个或多个解码的指令转换为与指定加速器内核相对应的ISA，将一条或多条翻译后的指令整理为指令包，并将指令包下发给指定的加速器核心;其中，多个加速器核包括存储引擎（MENG），集合引擎（CENG），队列引擎（QENG）和链管理单元（CMU）。

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