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Data streaming scheduler for dual chipset architectures that includes a high performance chipset and a low performance chipset

机译：用于双芯片组体系结构的数据流调度程序，包括高性能芯片组和低性能芯片组

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A dual chipset architecture, a method of operating a scheduler for a dual chipset architecture, and a computer program product for operating a scheduler for a dual chipset architecture. In an embodiment, the dual chipset architecture comprises a high performance processor, a low performance processor, and a scheduler for the processors. The scheduler is provided for determining an expected data traffic flow to the chipset, and for selectively enabling the high and low performance processors, based on this expected data flow, ahead of this expected data flow reaching the chipset. In one embodiment, a specified data traffic indicator is associated with the expected data traffic flow, and the scheduler uses this specified data traffic indicator to determine the expected data traffic flow. In an embodiment, this specified data traffic indicator is a value for a defined window size for the expected data flow.

机译：双芯片组体系结构，操作用于双芯片组体系结构的调度器的方法以及用于运行用于双芯片组体系结构的调度器的计算机程序产品。在一个实施例中，双芯片组架构包括高性能处理器，低性能处理器以及用于处理器的调度器。提供了调度器，用于确定到芯片组的预期数据业务流，并在该预期数据流到达芯片组之前基于该预期数据流有选择地启用高性能和低性能处理器。在一个实施例中，指定的数据业务指示符与预期的数据业务流相关联，并且调度器使用该指定的数据业务指示符来确定预期的数据业务流。在一个实施例中，该指定的数据流量指示符是用于预期数据流的定义的窗口大小的值。

著录项

公开/公告号US9948564B2

专利类型
公开/公告日2018-04-17

原文格式PDF
申请/专利权人 INTERNATIONAL BUSINESS MACHINES CORPORATION;
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申请/专利号US201615216037
发明设计人 RAFAEL CAMARDA SILVA FOLCO;MURILO OPSFELDER ARAÚJO;TIAGO NUNES DOS SANTOS;BRENO HENRIQUE LEITÃO;
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申请日2016-07-21
分类号G01R31/08;H04J1/16;H04L12/16;H04L12/851;H04L12/801;G06F1/32;H04L12/807;
国家 US
入库时间 2022-08-21 12:58:51

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