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Mask layout design method, and a program and method for optimizing a mask layout of an integrated circuit for integrated circuits

机译：掩膜版图设计方法，以及用于优化集成电路集成电路掩膜版图的程序和方法

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摘要

PPROBLEM TO BE SOLVED: To provide a method for correcting an optical proximity effect on a mask layout of an integrated circuit. PSOLUTION: The method ensures an appropriate functional interaction among circuit features by including functional interlayer and intra-layer constraints on a wafer. The functional constraints used by the present invention are applied to simulated wafer images, which reduces or eliminates EPE (edge placement error) constraints with respect to positions of wafer images while ensuring an appropriate functional interaction. PCOPYRIGHT: (C)2008,JPO&INPIT

机译：

要解决的问题：提供一种用于校正集成电路的掩模布局上的光学邻近效应的方法。

解决方案：该方法通过在晶片上包括功能性层间和层内约束，确保电路功能之间适当的功能性交互。本发明使用的功能约束被应用于模拟晶片图像，这减少或消除了关于晶片图像的位置的EPE（边缘放置误差）约束，同时确保了适当的功能交互作用。

版权：（C）2008，日本特许厅＆INPIT 展开▼

著录项

公开/公告号JP5340534B2

专利类型
公开/公告日2013-11-13

原文格式PDF
申请/专利权人インターナショナル・ビジネス・マシーンズ・コーポレーション;
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申请/专利号JP20060319750
发明设计人スコット・マーシャル・マンズフィールド;ラーズ・ウォルフガング・リーブマン;マハラジャ・ムカルジー;ジェームズ・エー・カルプ;
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申请日2006-11-28
分类号G03F1/36;
国家 JP
入库时间 2022-08-21 16:12:45

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