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Instruction retry verification functional equipped information processing equipment and instruction retry verification manner

机译:指令重试验证功能装备的信息处理设备和指令重试验证方式

摘要

A parity generating circuit reverses generated parity data to detect a parity error of a CSE entry during a determination of completion to execute a command retry. A parity check circuit that detects a parity error requests for the execution of the command retry. When a command retry mechanism stops a program and interrupts a verification, the execution of the command retry is suppressed by assuming that no parity error is detected.
机译:奇偶校验生成电路反转生成的奇偶校验数据以在确定执行命令重试的完成期间检测CSE条目的奇偶校验错误。奇偶校验电路,该奇偶校验电路检测奇偶校验错误请求以执行命令重试。当命令重试机制停止程序并中断验证时,通过假设未检测到奇偶校验错误来抑制命令重试的执行。

著录项

  • 公开/公告号JP4486434B2

    专利类型

  • 公开/公告日2010-06-23

    原文格式PDF

  • 申请/专利权人 富士通株式会社;

    申请/专利号JP20040222400

  • 发明设计人 五明 則人;秋月 康伸;

    申请日2004-07-29

  • 分类号G06F11/22;G06F9/38;

  • 国家 JP

  • 入库时间 2022-08-21 19:00:08

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