要解决的问题:提供一种保持时间误差收敛方法,装置和计算机程序,即使在较大范围内发生保持时间误差时,也可以比较容易地收敛保持时间误差而不会引起建立时间误差。比例电路。
解决方案:当在包含保持时间错误的错误路径中包含的第一条错误路径和第二条错误路径中存在与第一条错误路径共享起点并与第二条错误路径共享终点的共享路径时,第一个对第二和第二错误路径进行分组,并且以分组的错误路径为单位插入延迟元件,从而不会发生建立时间错误。即使不考虑组外的节点,保持时间误差也可以收敛,并且不存在通过插入延迟元件而在组外的路径上引起建立时间误差的风险。
版权:(C)2010,日本特许厅&INPIT
公开/公告号JP2010073136A
专利类型
公开/公告日2010-04-02
原文格式PDF
申请/专利权人 NEC ELECTRONICS CORP;
申请/专利号JP20080242957
发明设计人 IRIE KAZUYUKI;
申请日2008-09-22
分类号G06F17/50;
国家 JP
入库时间 2022-08-21 19:02:38