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GROB ADJUSTABLE DELAYING CIRCUITS WITH FLANK SUPPRESSION CIRCUITS IN DELAYING RULES

机译:延迟规则中带有侧翼抑制电路的GROB可调延迟电路

摘要

The invention discloses a delay locked loop which includes a coarse delay tuner circuit with edge suppressors suitable for use with delay locked loops (DLLs). The disclosed tuner circuit provides reduced lock time of the DLL circuit.
机译:本发明公开了一种延迟锁定环,该延迟锁定环包括具有适用于延迟锁定环(DLL)的边缘抑制器的粗略延迟调谐器电路。所公开的调谐器电路提供了DLL电路的减少的锁定时间。

著录项

  • 公开/公告号DE60315507T2

    专利类型

  • 公开/公告日2008-04-24

    原文格式PDF

  • 申请/专利权人 NXP B.V.;

    申请/专利号DE20036015507T

  • 发明设计人

    申请日2003-12-08

  • 分类号H03K5/13;H03L7;

  • 国家 DE

  • 入库时间 2022-08-21 19:47:46

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