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GENERALIZED THEORY OF LOGICAL EFFORT FOR LOOK-UP TABLE BASED DELAY MODELS

机译:基于查找表的延迟模型的逻辑努力的广义理论

摘要

A method for designing a sequence of logic gates in a path is described in the Figure. In one embodiment, the method includes modeling gate delay as a function of input slew and output load using a delay model and adjusting electrical efforts in each stage to reduce the gate delay along the path. In one embodiment, the electrical efforts in step (106) in each stage are adjusted to minimize the delay along the path in step (107), where the delay along the path is minimized when a product of logical effort and electrical effort associated with each gate is the same in step (108).
机译:在图中描述了一种用于设计路径中的逻辑门序列的方法。在一个实施例中,该方法包括使用延迟模型来将栅极延迟建模为输入压摆和输出负载的函数,并在每一级中调整电功以减小沿路径的栅极延迟。在一个实施例中,调整每个阶段中的步骤(106)中的电功以最小化步骤(107)中沿路径的延迟,其中当与每个逻辑路径相关的逻辑功和电功的乘积时,沿路径的延迟被最小化。步骤(108)中的“ gate”相同。

著录项

  • 公开/公告号WO0063802A1

    专利类型

  • 公开/公告日2000-10-26

    原文格式PDF

  • 申请/专利权人 MAGMA DESIGN AUTOMATION INC.;

    申请/专利号WO2000US10057

  • 发明设计人 BUCH PREMAL;

    申请日2000-04-14

  • 分类号G06F17/50;

  • 国家 WO

  • 入库时间 2022-08-22 01:49:20

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