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一种具有饱和处理功能的24位并行乘加单元优化设计

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本文完成了一种24bit×24bit+48bit带饱和处理的乘加单元设计,在乘法器的设计中,采用改进的Booth算法(MBA)减少了部分积的数目以适应高速运算,并用由compressor组成的Wallacetree来将产生的部分积相加.在设计中,将被加数作为乘法器的一个部分积参与到Wallacetree阵列中来完成乘加运算,大大提高了MAC的性能,同时通过增加饱和检测和处理电路实现了饱和处理功能.

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来源
《第十四届全国半导体集成电路、硅材料学术年会》|2005年|349-352|共4页
会议地点北京
作者
张萌; 贾俊波; 郑维山;
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作者单位

中国电子学会;

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会议组织
正文语种
原文格式 PDF
中图分类设计;
关键词
集成电路; 乘法器; 芯片设计;

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