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首页> 外文会议>13th International Workshop on Integrated Circuit and System Design: Power and Timing Modeling, Optimization and Simulation PATMOS 2003; Sep 10-12, 2003; Turin, Italy >A Bottom-Up Approach to On-Chip Signal Integrity
【24h】

A Bottom-Up Approach to On-Chip Signal Integrity

机译：自下而上的片上信号完整性方法

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We present a new approach to accurately evaluate signal integrity in digital integrated circuits while working at the logic level. Our approach makes use of fitting models to represent the key properties of drivers, interconnects and receivers and the effects of all noise sources (supply noise, timing uncertainty, crosstalk). Such models are then combined to evaluate the correctness of each bit sent across the line. The overall result is a parameterized bit-level model of a noisy on-chip communication channel. The model can be used at the logic level to evaluate the transmission-error probability for an arbitrary bit stream, sent at an arbitrary bit rate, under arbitrary noise source assumptions.
机译：我们提出了一种新方法，可在逻辑级工作时准确评估数字集成电路中的信号完整性。我们的方法利用拟合模型来表示驱动器，互连和接收器的关键特性以及所有噪声源（电源噪声，时序不确定性，串扰）的影响。然后将这些模型进行组合，以评估通过线路发送的每个位的正确性。总体结果是一个嘈杂的片上通信通道的参数化位级模型。该模型可以在逻辑级别用于评估在任意噪声源假设下以任意比特率发送的任意比特流的传输错误概率。

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