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首页> 外文会议>16th Asian Test Symposium >EHSAT Modeling from Algorithm Description for RTL Model Checking
【24h】

EHSAT Modeling from Algorithm Description for RTL Model Checking

机译：基于算法描述的EHSAT建模以进行RTL模型检查

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摘要

This paper presents a new method to translate Verilog HDL into RTL Model combining algorithm description for high level verification. The model could be used in the enhanced version of a state-of-the-art finite- domain satisfiability (SAT) solver EHSAT to check the verified properties. The enhanced version of EHSAT provides an efficient algorithm to solve the SA T problem for higher level abstraction RTL designs using a hybrid branch-and-bound strategy with conflict-driven learning. This modeling program analyses the control flow of Verilog source codes and generates corresponding statements for the enhanced version EHSAT. This method could largely reduce the scale of model checking and simplify the devices used in EHSAT. Experimental results show that this method can reduce verification problem sizes considerably while comparing with lower level methods.
机译：本文提出了一种将算法描述与Verilog HDL转换为RTL模型的新方法，以进行高级验证。该模型可用于最新的有限域可满足性（SAT）求解器EHSAT的增强版本中，以检查已验证的属性。 EHSAT的增强版本提供了一种有效的算法，可以使用具有冲突驱动学习的混合分支定界策略来解决高级抽象RTL设计的SAT问题。该建模程序分析Verilog源代码的控制流，并为增强版本EHSAT生成相应的语句。这种方法可以大大减少模型检查的规模，并简化EHSAT中使用的设备。实验结果表明，与较低级别的方法相比，该方法可以大大减少验证问题的大小。

著录项

  • 来源
    《16th Asian Test Symposium》|2007年|178-183|共6页
  • 会议地点 Beijing(CN);Beijing(CN)
  • 作者

    C.L.Yang; rnZ.F.Wu; rnH.H.Zhang; rnJ.Cheng; rnP Liu; rnX.N .Liu; rnR.P.Guo; rnJ.H.Zhang;

  • 作者单位

    Xiaoqing Yang@Department of Computer Science and Technology, Tsinghua University, Beijing, China--Jinian Bian@Department of Computer Science and Technology, Tsinghua University, Beijing, China--Shujun Deng@Department of Computer Science and Technology, Tsinghua University, Beijing, China--Yanni Zhao@Department of Computer Science and Technology, Tsinghua University, Beijing, China--;

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  • 正文语种 eng
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