Department of EDT, National Institute of Electronics Information Technology, (NIELIT), Aurangabad, Maharashtra, India;
Department of ECE, CMR Engineering College, Hyderabad, Telangana, India;
Department of ECE, CMR Engineering College, Hyderabad, Telangan;
Switching circuits; Latches; MOSFET; Wires; Pipelines; Power demand;
机译:降低待机模式下亚阈值泄漏功率的新型混合数字电路设计技术
机译:降低待机模式下亚阈值泄漏功率的新型混合数字电路设计技术
机译:22 - NM CMOS技术中静态逻辑门的漏电和短路功率降低的新电路级技术
机译:用于减少数字异步喘气电路漏电的功率门控技术
机译:用于低功耗数字电路的新出现的功率门控技术
机译:随机纳米氮化钛晶粒引起的动态功率延迟的特性波动以及全能门纳米线CMOS器件和电路的纵横比效应
机译:降低待机模式下亚阈值泄漏功率的新型混合数字电路设计技术