Reducing the Multiplicative Complexity in Logic Networks for Cryptography and Security Applications

机译：降低密码和安全应用逻辑网络中的乘法复杂性

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Reducing the number of AND gates plays a central role in many cryptography and security applications. We propose a logic synthesis algorithm and tool to minimize the number of AND gates in a logic network composed of AND, XOR, and inverter gates. Our approach is fully automatic and exploits cut enumeration algorithms to explore optimization potentials in local subcircuits. The experimental results show that our approach can reduce the number of AND gates by 34% on average compared to generic size optimization algorithms. Further, we are able to reduce the number of AND gates up to 76% in best-known benchmarks from the cryptography community.

机译：减少AND门的数量在许多密码和安全应用程序中起着核心作用。我们提出一种逻辑综合算法和工具，以最小化由AND，XOR和反相器门组成的逻辑网络中AND门的数量。我们的方法是全自动的，并利用cut枚举算法来探索局部子电路中的优化潜力。实验结果表明，与通用尺寸优化算法相比，我们的方法平均可将AND门的数量减少34％。此外，在密码学界最知名的基准测试中，我们能够将AND门的数量减少多达76％。

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来源
《2019 56th ACM/IEEE Design Automation Conference》|2019年|1-6|共6页
会议地点 Las Vegas(US)
作者
Eleonora Testa; Mathias Soeken; Luca Amarù; Giovanni De Micheli;
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作者单位

EPFL,Lausanne, Switzerland;

EPFL,Lausanne, Switzerland;

SynopsysInc, Sunnyvale, CA, USA;

EPFL,Lausanne, Switzerland;

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会议组织
原文格式 PDF
正文语种 eng
中图分类
关键词
Logic gates; Boolean functions; Complexity theory; Cryptography; Adders; Inverters; Optimization;

机译：逻辑门;布尔函数;复杂性理论;密码学;加法器;逆变器;优化;;

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