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首页> 外文会议>On-Chip System Design Conference (DESIGNCON'99) 1999 >Timing impact minimialization techniques in JTAG design
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Timing impact minimialization techniques in JTAG design

机译：JTAG设计中的时序影响最小化技术

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This paper introduces four practical design techniques to eliminate or minimize the timing impact introduced by boundary-scan (BS), or JTAG design. Technique 1: move the JTAG mode mux in BS cell into I/O buffer. This technique can almost reach zero timing impact, predictable load, and ease of layout. Technique 2: move the JTAG mode mux in control BS cell into data BS cell. This technique guarantees no change of load in functional paths. Technique 3; use flipflops with both asynchronous reset and set to get logic 0 and logic 1 for JTAG. This technique minimizes timing impact by eliminating the use of JTAG mux in functional paths. Technique 4 moves all BS cells into I/O buffer, which gives the best in timing and layout with increased I/O area, and possible difficulty in characterization.
机译：本文介绍了四种实用的设计技术，以消除或最小化边界扫描（BS）或JTAG设计引入的时序影响。技术1：将BS单元中的JTAG模式复用器移到I / O缓冲区中。该技术几乎可以达到零时序影响，可预测的负载以及易于布局。技术2：将控制BS单元中的JTAG模式复用器移到数据BS单元中。该技术保证功能路径中的负载不变。技术3；使用既具有异步复位功能又被设置为具有JTAG逻辑0和逻辑1的触发器。通过消除在功能路径中使用JTAG多路复用器，该技术可最大程度地减少时序影响。技术4将所有BS单元移入I / O缓冲区，从而在时序和布局方面实现了最佳，并增加了I / O面积，并且可能难以表征。

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