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首页> 外文会议>International Euro-Par Parallel Processing Conference; 20050830-0902; Lisbon(PT) >Improving Instruction Delivery with a Block-Aware ISA
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Improving Instruction Delivery with a Block-Aware ISA

机译：使用块感知ISA改善指令交付

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Instruction delivery is a critical component for wide-issue processors since its bandwidth and accuracy place an upper limit on performance. The processor front-end accuracy and bandwidth are limited by instruction cache misses, multi-cycle instruction cache accesses, and target or direction mispredictions for control-flow operations. This paper introduces a block-aware ISA (BLISS) that helps accurate instruction delivery by defining basic block descriptors in addition to and separate from the actual instructions in a program. We show that BLISS allows for a decoupled front-end that tolerates cache latency and allows for higher speculation accuracy. This translates to a 20% IPC and 14% energy improvements over conventional front-ends. We also demonstrate that a BLISS-based front-end outperforms by 13% decoupled front-ends that detect fetched blocks dynamically in hardware, without any information from the ISA.
机译：指令传递是广泛问题处理器的关键组成部分，因为它的带宽和准确性对性能造成了上限。处理器前端的准确性和带宽受到指令高速缓存未命中，多周期指令高速缓存访​​问以及控制流操作的目标或方向错误预测的限制。本文介绍了一种块感知ISA（BLISS），它通过定义基本块描述符（除了程序中的实际指令之外）来帮助准确地传递指令。我们表明，BLISS允许去耦前端允许缓存延迟并允许更高的推测准确性。与传统的前端相比，这将使IPC降低20％，能耗提高14％。我们还演示了基于BLISS的前端要胜过13％的去耦前端，后者可以在硬件中动态检测提取的块，而无需ISA提供任何信息。

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