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ASIC design for cell search in 3GPP W-CDMA

机译：3GPP W-CDMA中用于小区搜索的ASIC设计

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This paper deals with an ASIC design and realization for a pipelined cell search algorithm in the 3GPP W-CDMA system. Pipelining three stages of cell search provides preferable performance, but also results in greed for high computing power. The ASIC implementation furnishes this computing power demand with a high-performance, cost-effective, and low-power solution. In the ASIC design, two synchronization code matched correlators are well designed and realized with reduced computing power. A weighted comma-free Reed-Solomon decoder is also proposed with superior performance, and realized in a cost-effective and low-power architecture. Finally, the cell search chip is designed in a 3.3-V 0.35-/spl mu/m CMOS technology with 4/spl times/4-mm/sup 2/ core area and 1.32 W power dissipation, complying with the 3GPP W-CDMA system specifications.
机译：本文针对3GPP W-CDMA系统中流水线小区搜索算法的ASIC设计与实现。对单元搜索的三个阶段进行流水线化可提供更好的性能，但同时也会导致对高计算能力的贪婪。 ASIC实现通过高性能，具有成本效益的低功耗解决方案满足了这种计算能力的需求。在ASIC设计中，精心设计并实现了两个同步代码匹配的相关器，并降低了计算能力。还提出了一种具有卓越性能的加权无逗号Reed-Solomon解码器，并以具有成本效益的低功耗架构实现。最后，单元搜索芯片采用3.3V 0.35- / spl mu / m CMOS技术设计，具有4 / spl次/ 4-mm / sup 2 /核心面积和1.32 W功耗，符合3GPP W-CDMA系统规格。

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