Distributed Intracortical Neural Interfacing: Network protocol design

机译：分布式内部神经连接：网络协议设计

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New high-performance neural interfacing approaches are demanded for today's Brain-Machine Interfaces (BMIs). In this paper, we present the architecture of a wireless network of implantable microsystems (Brain-ASNET: Brain Area Sensor NETwork). As well, we introduce an energy-efficient ad-hoc network protocol for the desired network, along with a method to overcome issue of variable packet length caused by bit stuffing process in HDLC standard protocol. To implement the idea, architecture and design of a System-on-a-Chip (SoC) is also presented. The SoC can be configured to be used either as a sensor node chip or the network coordinator's RF front-end and network controller. The SoC is designed and laid-out in an IBM 0.13μm CMOS process. The post-layout simulation results show energy efficiency of the designed ad-hoc network protocol and low power dissipation of the SoC. The whole chip, including all functional and peripheral integrated components, consumes 138μW and 412μW, at 1.2V, configured in a synchronized network as a sensor node and the coordinator, respectively.

机译：为当今的脑机接口（BMI）要求新的高性能神经接口方法。在本文中，我们介绍了植入微系统的无线网络（脑 - ASNET：脑区域传感器网络）的架构。同样，我们为所需网络引入了节能的Ad-hoc网络协议，以及一种克服由HDLC标准协议中的比特填充过程引起的可变分组长度问题的方法。为了实现一个芯片（SoC）的想法，体系结构和设计也是如此。 SOC可以配置为作为传感器节点芯片或网络协调器的RF前端和网络控制器使用。 SOC在IBM0.13μmCMOS过程中设计和布局。后布局仿真结果显示了设计的ad-hoc网络协议的能效和SoC的低功耗。整个芯片，包括所有功能和外围集成组件，消耗138μW和412μW，在1.2V下，分别以同步网络配置为传感器节点和协调器。

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来源
《International IEEE/EMBS Conference on Neural Engineering》|2015年||共4页
会议地点
作者
Zabihian Alireza; Sodagar Amir M.; Sawan Mohamad;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类神经生理学;
关键词

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