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首页> 外文会议>IEEE International System-on-Chip Conference >10T Differential-Signal SRAM Design in a 14-nm FinFET Technology for High-Speed Application
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10T Differential-Signal SRAM Design in a 14-nm FinFET Technology for High-Speed Application

机译：10T差分信号SRAM设计在14纳米FINFET技术中进行高速应用

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This paper describes a high-speed memory design with a 10-transistor (10T) differential-signal SRAM cell in a 14nm FinFET technology. The 10T SRAM cell is 2.63 times larger than the smallest 6T HD SRAM cell for this technology. With silicon-validated device models and back-annotated netlist, parasitic capacitances on BL and WL show 23% and 72% increase vs. 6T HD bitcell, respectively. Even with higher parasitic capacitance, when 20% WL overdrive is available, a 10T 64x64 array can operate 52% faster than a 6T under worst-case conditions for the proposed evaluation array scheme. For the 10T architecture, increasing the number of read-out fins results in small operating speed improvement due to increasing parasitic capacitance. So, a 4-fin read-out bitcell results in only 6% faster operation than a 2-fin implementation.
机译：本文介绍了一种高速存储器设计，具有14nm FinFET技术中的10晶体管（10T）差分信号SRAM单元。 10T SRAM单元比该技术最小的6T HD SRAM单元大2.63倍。使用硅验证的设备模型和后向注释的网表，BL和WL上的寄生电容分别显示了23％和72％的增加与6T HD位电池。即使具有较高的寄生电容，当20％WL Overdrive提供时，10T 64X64阵列可以在所提出的评估阵列方案的最坏情况条件下比6T更快地运行52％。对于10T架构，由于增加的寄生电容，增加读出鳍片的数量导致小的操作速度改善。因此，4-Fin读出位的位电池导致比2鳍实现更快的操作。

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