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【24h】

Hardware implementation of Hierarchical Temporal Memory algorithm

机译：层次时间内存算法的硬件实现

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In this paper, a hardware ASIC implementation of the Numenta Hierarchical Temporal Memory (HTM) algorithm is presented. Each column in the neural network is implemented as a processing element (PE). Neuron cells in columns are built as identical cell modules. Dedicated register files for each module cell are employed to replace the conventional centralized memory organization. A complete neural network is built as a matrix of PEs connected in the mesh network. Both first order and high order network are successfully performed on a 20×20 PE matrix using images from MNIST dataset as input patterns. The power and area of a single PE including 2 cell modules are 1.29 mW and 17511 μm2 respectively. The average processing time in the proposed implementation is 4.52 μs in learning mode and 4.39 μs in inference mode. Compared to the performance of a software implementation on the 4 threads CPU, the ASIC version provides a 329.6× speedup in learning mode.
机译：本文介绍了Numenta分层时间存储器（HTM）算法的硬件ASIC实现。神经网络中的每个列被实现为处理元件（PE）。列中的神经元细胞是相同的电池模块的构建。用于每个模块单元的专用寄存器文件用于替换传统的集中内存组织。完整的神经网络是在网状网络中连接的PE矩阵构建的。使用来自Mnist DataSet的图像作为输入模式，在20×20 PE矩阵上成功执行第一阶和高阶网络。包括2个细胞模块的单个PE的功率和面积分别为1.29mW和17511μm2。所提出的实施中的平均处理时间在学习模式下为4.52μs，推断模式下为4.39μs。与4个线程CPU上的软件实现的性能相比，ASIC版本在学习模式下提供了329.6倍的加速。

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