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首页> 外文会议>IEEE International Symposium on Rapid System Prototyping >Transforming VHDL descriptions into formal component-based models
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Transforming VHDL descriptions into formal component-based models

机译：将VHDL描述转换为基于组件的正式模型

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In this work, we investigate a transformation of VHDL descriptions into equivalent formal models. The targeted equivalence is at the level of the functional behavior. That is, we aim at producing formal models that have the same functional simulation behavior as the original VHDL implementation. We rely on the BIP component-based modeling language as the underlying formalism for this transformation. The expected benefits of such a transformation are: enabling the formal verification of hardware designs, allowing for software/hardware system modeling within the same formal framework, and, potentially, accelerating VHDL designs functional simulation by producing distributed BIP models. We show, through a case study, that the transformation is feasible and worth to develop.
机译：在这项工作中，我们研究了将VHDL描述转换为等效形式模型的过程。目标等效性在功能行为的水平上。也就是说，我们旨在生成形式模型，这些形式模型具有与原始VHDL实现相同的功能仿真行为。我们依靠基于BIP组件的建模语言作为此转换的基础形式。这种转换的预期好处是：能够对硬件设计进行形式验证，在相同的形式框架内进行软件/硬件系统建模，并有可能通过生成分布式BIP模型来加速VHDL设计功能仿真。通过案例研究，我们表明这种转变是可行的，值得发展。

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