High-performance sigma-delta ADC for ADSL applications in 0.35 /spl mu/m CMOS digital technology

机译：适用于ADSL应用的高性能sigma-delta ADC，采用0.35 / spl mu / m CMOS数字技术

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We present a sigma-delta modulator designed for ADSL applications in a 0.35 /spl mu/m CMOS pure digital technology. It employs a 4th-order 3-stage cascade architecture including both single-bit and multi-bit quantizers with programmable resolution, which allows us to use an oversampling ratio of only 16 . Special emphasis is placed on technology issues, e.g. poor analog performance and substrate coupling. The measured performances are 13-bit dynamic range operating at 2 MS/s and 12-bit dynamic range operating at 4 MS/s. The modulator consumes 77 mW from a 3.3 V supply and occupies 1.32 mm/sup 2/.

机译：我们提出了一个Sigma-Delta调制器，专为ADSL应用而设计为0.35 / SPL MU / M CMOS纯数字技术。它采用4阶3阶段级联架构，包括单位和多贝式量化器，可编程分辨率，允许我们使用仅为16的过采样率。特别强调技术问题，例如，差的模拟性能和基板耦合。测量的性能是在4ms / s的2 ms / s和12位动态范围内操作的13位动态范围。调制器从3.3 V供电消耗77 MW，占用1.32 mm / sup 2 /。

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来源
《Electronics, Circuits and Systems, 2001. ICECS 2001. The 8th IEEE International Conference on》|2001年|P.501-504|共4页
会议地点
作者
del Rio; R.; de la Rosa; J.M.; Medeiro; F.;
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正文语种
中图分类无线电电子学、电信技术;
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