AES; FPGA; Reduced structure; Verilog HDL;
机译:AES -128/192/256加密算法的单片机设计与实现
机译:环形振荡器长度和硬件木马大小对基于FPGA的AES实现的影响
机译:紧凑型AES加密硬件核心的基于FPGA的硬件实现
机译:基于FPGA的设计与实现降低AES算法
机译:用于实时车辆检测应用的图像处理算法的基于FPGA的硬件实现。
机译:一种基于FpGa的实时三维定位算法设计
机译:基于FpGa的aEs分组密码候选算法决赛入围者的性能评估