• 主题
高级搜索  >
历史搜索 清空历史
首页> 外文会议>International Conference on Automatic Control and Dynamic Optimization Techniques >Accelerating SVD computation on FPGAs for DSP systems
【24h】

Accelerating SVD computation on FPGAs for DSP systems

机译：在DSP系统的FPGA上加速SVD计算

获取原文
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

This paper presents a fast and generic hardware architecture for channel matrix singular value decomposition (SVD) in massive multiple-input multiple-output (MIMO) system. A fixed-pointed pipelined hardware architecture which implemented Hestenes-Jacobi method was developed to reduce the computing time in order to adapt real time processing requirements. Our proposed design was implemented on a Xilinx Kinect-7 series FPGA, which achieved an 8.5x to 15.3x improvement in speed when compared to software implementation by using MATALB and a 2.1x to 6.3x speed-up when compared to using general-purpose GPU programming scheme in processing 8×8 to 128×128 matrices.
机译：本文提出了一种用于大规模多输入多输出（MIMO）系统中的通道矩阵奇异值分解（SVD）的快速通用硬件体系结构。开发了采用Hestenes-Jacobi方法的定点流水线硬件架构，以减少计算时间，以适应实时处理要求。我们的拟议设计是在Xilinx Kinect-7系列FPGA上实现的，与使用MATALB的软件实现相比，速度提高了8.5倍至15.3倍，与使用通用软件相比，速度提高了2.1倍至6.3倍处理8×8至128×128矩阵的GPU编程方案。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号