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【24h】

Design Technology Co-Optimization in advanced FDSOI CMOS around the Minimum Energy Point: body biasing and within-cell VT-mixing

机译：围绕最小能量点的高级FDSOI CMOS中的设计技术协同优化：体偏置和单元内V T 混合

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We propose an original Technology/Design Co-optimization of standard cells mixing devices of different threshold voltages (VT-flavors) within a cell. It is successfully applied with nMOS Low-VT (LVT) and pMOS Super-Low-VT (SLVT) in Ultra-Low-Voltage (ULV) Fully Depleted Silicon-On-Insulator (FDSOI) LETI standard cells using diffusion breaks. It enables adjusting the VT of pMOS subject to SiGe-channel-induced Local Layout Effect (LLE); leading experimentally to a 23% frequency gain on 22nm FDSOI technology for a 2-finger inverter Ring Oscillator (IVSX2 RO) vs. reference LVT at the same static leakage and VDD=0.4V supply voltage; which corresponds to the Minimum Energy Point (MEP). This solution is combined with Forward Body Biasing (FBB), which brings +253% frequency at VDD=0.4V and FBB=1.6V and improves the energy efficiency with a -13% minimum Energy Delay Product (EDP) along with a 50mV VDD reduction at the minimum EDP.
机译：我们建议对不同阈值电压（V T -口味）。它已成功应用于nMOS Low-V T （LVT）和pMOS Super-Low-V T 超低电压（ULV）全耗尽型绝缘体上硅（FDSOI）LETI标准电池中的扩散（SLVT）。它可以调节V T pMOS受SiGe沟道诱导的局部布局效应（LLE）的影响;在相同的静态泄漏和V下，对于2指逆变器环形振荡器（IVSX2 RO）与参考LVT，在22nm FDSOI技术上实验性地将频率增益提高了23％ DD = 0.4V电源电压;对应于最小能量点（MEP）。此解决方案与前向偏置（FBB）结合使用，在V处带来+ 253％的频率 DD = 0.4V和FBB = 1.6V并以-13％的最小能量延迟乘积（EDP）和50mV V改善了能效 DD 以最低EDP减少。

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