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首页> 外文会议>Annual IEEE Gallium Arsenide Integrated Circuit Symposium >1.7-W 50-Gbit/s InP HEMT 4:1 multiplexer IC with a multi-phase clock architecture
【24h】

1.7-W 50-Gbit/s InP HEMT 4:1 multiplexer IC with a multi-phase clock architecture

机译：1.7-W 50-Gbit / s Inp HEMT 4：1多相时钟架构的多路复用器IC

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Low-power and high-speed operation of a 4:1 multiplexer IC with a multi-phase clock architecture is reported. The architecture features a toggle-type flip-flop (TFF) that generates a four-phase clock, and a series-gated 4:1 selector (SEL). The fabricated IC using InP HEMTs operates at 50 Gbit/s error-free with 1.71-W power consumption and 1-Vpp output amplitude. The power consumption is less than 1/3 that of a conventional tree-type InP HEMT 4:1 multiplexer IC and is achieved without any reduction of operation speed and output amplitude.
机译：报告了带有多相时钟架构的4：1多路复用器IC的低功耗和高速操作。该体系结构具有切换型触发器（TFF），可生成四相时钟，以及一个串联4：1选择器（SEL）。使用INP HEMT的制造IC以1.71-W功耗和1-VPP输出幅度无差错，以50 Gbit / s无差。功耗小于传统的树型INP HEMT 4：1多路复用器IC的1/3，并且在没有操作速度和输出幅度的任何降低的情况下实现。

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