Analysis of technology scaling impact on CMOS, CPL, and Domino logic styles using 0.8-, 0.6-, 0.35- and 0.25#x00B5;m technologies

机译：使用0.8 - ，0.6，0.35和0.25μm技术对CMOS，CPL和Domino逻辑风格对CMOS，CPL和Domino逻辑风格的影响分析

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This paper describes challenges of technology scaling on different CMOS logic styles, implemented using 0.8-, 0.6-, 0.35- and 0.25 mum CMOS technologies. Technology scaling impact is more adverse related with velocity saturation, mobility degradation, leakage current, VDD/ VTH ratio, hot carrier effect, drain induced barrier lowering effect. Three popular logic families namely: conventional CMOS, complementary pass logic and domino logic are implemented for different micron technologies and they are analyzed for optimum energy delay product, that analysis provides right choice of logic style for different applications.

机译：本文介绍了在不同CMOS逻辑风格上进行技术缩放的挑战，使用0.8，0.6，0.35和0.25毫米CMOS技术实现。技术缩放影响与速度饱和度更加不良，迁移率降解，漏电流，VDD / Vth比，热载体效应，漏极引起屏障降低效果。三个流行的逻辑系列即：传统的CMOS，互补传递逻辑和Domino逻辑是针对不同的微米技术实施的，分析了最佳能量延迟产品，该分析为不同应用提供了正确的逻辑风格选择。

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来源
《International Conference on Control, Automation, Communication and Energy Conservation》|2009年||共6页
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原文格式 PDF
正文语种
中图分类 TP2-53;
关键词
CMOS logic circuits; logic design; CMOS; CPL; VDD-VTH ratio; complementary pass logic; domino logic styles; drain-induced barrier lowering effect; hot carrier effect; leakage current; micron technology; mobility degradation; optimum energy delay product; scaling impact; size 0.25 mum; size 0.35 mum; size 0.6 mum; size 0.8 mum; velocity saturation; energy -delay; technology scaling;

机译：CMOS逻辑电路;逻辑设计;CMOS;CPL;VDD-VTH比例;互补通逻辑;Domino逻辑款式;漏极引起的屏障降低效果;漏电流;漏电流;微频;移动性降解;最佳能量延迟产品;缩放撞击;尺寸0.25妈妈;尺寸0.35妈妈;尺寸0.6妈妈;速度饱和;能源 - 电源;技术缩放;

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