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首页> 外文会议>Proceedings of the 14th ACM/IEEE international symposium on Low power electronics and design >Enabling ultra low voltage system operation by tolerating on-chip cache failures
【24h】

Enabling ultra low voltage system operation by tolerating on-chip cache failures

机译：通过容忍片上高速缓存故障来实现超低压系统操作

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Extreme technology integration in the sub-micron regime comes with a rapid rise in heat dissipation and power density for modern processors. Dynamic voltage scaling is a widely used technique to tackle this problem when high performance is not needed. However, the minimum achievable supply voltage is often bounded by SRAM cells since they fail at a faster rate than logic cells. In this work, we propose a novel fault-tolerant cache architecture, that by reconfiguring its internal organization can efficiently tolerate SRAM failures that arise when operating in the ultra low voltage region. Using our approach, the operational voltage of a processor can be reduced to 420mV, which translates to 80% dynamic and 73% leakage power savings in 90nm.
机译：亚微米级技术中的极限技术集成伴随着现代处理器的散热和功率密度的迅速提高。当不需要高性能时，动态电压缩放是解决此问题的一种广泛使用的技术。然而，最小可达到的电源电压通常受SRAM单元的限制，因为它们以比逻辑单元更快的速度发生故障。在这项工作中，我们提出了一种新颖的容错缓存体系结构，该体系结构通过重新配置其内部组织可以有效地容忍在超低压区域中运行时出现的SRAM故障。使用我们的方法，处理器的工作电压可以降低到420mV，这意味着90nm的动态功耗节省80％，泄漏功耗节省73％。

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