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首页> 外文会议>Silicon compatible materials, processes, and technologies for advanced integrated circuits and emerging applications 6 >Vertical Nanowire FET Integration and Device Aspects
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Vertical Nanowire FET Integration and Device Aspects

机译：垂直纳米线FET集成和器件方面

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This work reports on vertical nanowire FET devices (VNWFETs) with a gate-all-around (GAA) configuration, which offer new, promising opportunities to enable further CMOS scaling and increased layout efficiency. Compared to triple-gate finFETs or lateral GAA-NWFETs, these devices are shown to have the potential for exhibiting lower parasitic RC and reduced power consumption at 5nm node design rules. They can also allow up to 30% denser SRAM bitcells with improved read and write stability, smaller minimum operating voltages (V_min), and lower standby leakage values. A comprehensive overview of some key integration aspects for VNWFET fabrication will also be addressed here, covering: VNW arrays, gate/top electrodes, and bottom/top isolation layers formation. In addition, we also present alternative solutions to obtain improved process control and to overcome etch-layout dependences which are especially critical within the context of vertical device integration using a channel-first approach.
机译：这项工作报告了具有全栅（GAA）配置的垂直纳米线FET器件（VNWFET），这些器件为实现进一步的CMOS缩放和提高布局效率提供了新的有希望的机会。与三栅极finFET或横向GAA-NWFET相比，这些器件在5nm节点设计规则下具有展现出较低寄生RC和降低功耗的潜力。它们还可以允许密度提高多达30％的SRAM位单元，从而具有更高的读写稳定性，更小的最小工作电压（V_min）和更低的待机泄漏值。 VNWFET制造的一些关键集成方面的全面概述也将在此处介绍，内容包括：VNW阵列，栅极/顶部电极以及底部/顶部隔离层的形成。此外，我们还提出了替代解决方案，以获得改进的过程控制并克服刻蚀布局的依赖性，这种依赖性在使用通道优先方法的垂直设备集成的上下文中尤其重要。

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