网络处理器中的拥塞控制电路模块设计

声明

摘要

第一章 绪论

1．1 课题背景与意义

1．2 国内外研究现状

1．3 研究内容与设计指标

1 3 1 研究内容

1．3．2 设计指标

1．4 本文组织结构

第二章 网络拥塞控制算法分析

2 2．1 RED算法分析

2 2 2 WRED算法分析

2．2．3 ARED算法分析

2 2 4 SRED算法分析

2．2 5 拥塞避免算法总结

2．3 拥塞管理算法分析

2．3 1 FIFO队列算法分析

2 3．2 PQ队列算法分析

2 3．3 CQ队列算法分析

2 3 4 WFQ队列算法分析

2 3 5 拥塞管理算法总结

2．4 本章小结

第三章 拥塞控制方案分析与设计

3．1 网络处理器结构

3．2 拥塞控制整体方案设计与模块划分

3．3 拥塞控制各模块分析与方案设计

3 3 1 解析分类模块方案设计

3 3．2 WRED模块方案设计

3．3．3 队列模块方案设计

3 3．4 出队调度模块方案设计

3．4 本章小结

第四章 拥塞控制电路模块设计

4．1 拥塞控制顶层模块接口定义

4．2 解析分类模块设计

4．3 WRED模块设计

4．3．1 计算平均队列长度子模块设计

4 3．2 WRED处理子模块设计

4．3．3 计算丢包概率子模块设计

4．4 队列模块设计

4 4 1 计算队列长度子模块设计

4 4 2 仲裁信号处理子模块设计

4．5 出队调度模块设计

4．6 本章小结

第五章 验证与结果分析

5．1 功能验证

5 1．1 ModelSim简介

5 1．2 模块级功能验证

5．1．3 系统级功能验证

5．2 FPGA验证

5．2．1 ISE简介

5．2．2 FPGA开发板简介

5．2．3 综合报告

5．2．4 板级验证

5．3 DC逻辑综合

5．3．1 DC逻辑综合相关设置

5 3 2 DC逻辑综合结果

5．4 结果分析

5 4．1 队列长度稳定性对比与分析

5．4．2 丢包率对比与分析

5．4．3 设计指标完成情况总结

5．5 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

参考文献

致谢

攻读硕士学位期间的成果