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基于FPGA的DDR3 SDRAM控制器设计及实现

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1 绪论

1.1 课题研究背景

1.2 课题研究意义

1.3 论文结构及内容

2 DDR3 SDRAM原理分析

2.1 DDR3 SDRAM结构及状态机

2.2 DDR3 SDRAM初始化

2.3 DDR3 SDRAM读写操作

2.4 小结

3 系统设计与仿真

3.1 硬件设计

3.2 软件设计

3.3 仿真验证

3.4 小结

4 系统板级验证与实现

4.1 验证平台简介

4.2 约束设计

4.3 综合与布局布线

4.4 下载验证

4.5 小结

5 总结与展望

5.1 总结

5.2 展望

参考文献

致谢

攻读学位期间取得的成果

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摘要

DDR3 SDRAM凭借着技术成熟、价格低廉及频率高等特点在FPGA平台上得到了广泛应用。同时半导体技术的发展使得 FPGA市场普及率攀升，而基于FPGA的应用在操作存储器时所面临的一个基础问题就是DDR3 SDRAM的控制。在FPGA内部嵌入IP核以实现对DDR3 SDRAM的控制具有成本低、复用强及配置灵活等优势。高云FPGA具有完全自主知识产权，拥有性能优越、功耗小及应用广等特点，目前缺少DDR3 SDRAM控制器IP核且不同厂商之间IP核并不兼容，因此设计一款基于高云FPGA的DDR3 SDRAM控制器IP核对其填补技术领域空白、扩展市场份额以及促进企业发展有着尤为重要的意义。
　　论文基于Verilog设计并实现了一款基于高云FPGA的DDR3 SDRAM控制器IP核。本设计以GW2A55K芯片作为核心，以JESD79-3F为技术规范，采用自顶向下分模块方法实现了DDR3 SDRAM控制器IP核，主要研究内容如下：
　　1.控制器控制层的设计。控制层是用户应用层和物理传输层的中间层，采用模块化结构设计方法按照不同的功能分为数据通道模块、FIFO模块、ECC数据校验模块及 Bank管理模块等。控制层主要是完成行列地址空间映射、转换用户操作命令、校验读写数据及控制bank刷新等工作。
　　2.控制器物理传输层的设计。物理传输层用来处理DDR3 SDRAM和控制层之间的数据和命令，依照功能可分为控制通道、数据通道及初始化模块等。物理传输层主要是完成初始化DDR3 SDRAM、配置模式寄存器、读平衡、写校准及处理控制层命令等工作。
　　3.控制器约束的设计。约束分为时钟时序约束以及端口物理位置约束。依照高云 FPGA物理约束语法为本设计编写了端口的物理位置约束，参照JESD79-3F技术规范对每个端口的电气属性进行配置。针对主要时钟信号设计了时序约束。
　　4.验证平台的搭建。针对控制器IP核搭建了仿真验证平台Testbench，使用VCS仿真工具对控制器IP核进行功能仿真并生成仿真波形数据，利用Verdi软件载入仿真波形数据对控制器 IP核的数据读、写、预充电以及ECC校验等功能进行验证。
　　通过板级验证本设计数据传输速率可达到800Mbps，逻辑资源占用率低于25％，ECC校验准确性高，能够达到用户对高数据传输速率、可靠性和低资源占用的要求，同时该控制器IP核具备同家族FPGA移植性强的优势。

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