65nm NOR Flash Memory工艺下的耐高压电源轨ESD保护电路的设计与实现

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电源轨静电放电(ESD)钳位电路常被用来保护集成电路的电源轨并为静电提供合适的放电路径,以此来简化整个芯片的设计难题。
　　本篇论文在比较了各种CMOS工艺ESD保护电路的结构及性能后,采用了PMOS结构完成了Intel65nm NOR Flash Memory工艺中耐高电压(3V)的电源轨静电放电(ESD)钳位电路的设计工作,并使用恒定电流传输线脉冲(TLP)系统在晶圆片上对候选电路分别进行了电学压力测试。本篇论文还结合作者自己的工作经验,对全芯片中。ESD保护电路的布局进行了讨论,提出了使用人体模式(HBM)ESD电路模型来进行仿真,从而全面分析全芯片ESD的方法。
　　在综合考虑了ESD放电性能、版图面积与可靠性等因素之后,最后选择了“带耦合电容的级联MVT(耐压2V)PMOS结构”的电源轨ESD钳位电路作为新产品中的正式电路。该电路在传输线脉冲测试中具有和参考电路相当的放电性能,能够实现在2kV HBM ESD中把电源轨的峰值电压钳制在6V以下的设计目标。

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作者
徐树杰;
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作者单位

复旦大学;

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授予单位复旦大学;
学科电子与通信工程
授予学位硕士
导师姓名黄煜梅;
年度 2008
页码
总页数
原文格式 PDF
正文语种中文
中图分类设计;
关键词
静电放电; 电源轨钳位电路; 人体放电模型; 电路布局; 传输线脉冲测试; 版图面积;

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