低漏功耗RM逻辑标准单元包设计方法研究

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随着近几年集成电路（IC）的不断扩展，越来越大规模的集成电路，使其具有高集成度，结果单个芯片的功耗也越来越大。同时，伴随着IC工艺制造尺寸的缩小，漏功耗占电路总功耗比重越来越大的问题日益突显。另一方面，目前移动终端电子设备对于集成电路芯片的性能和低功耗要求越来越严格。因此，设计高速低功耗集成电路芯片已然成为集成电路行业发展的必然趋势。
　　当今，IC设计行业的主流标准是ASIC设计，而标准单元包将决定系统的整个性能，不可否认的标准单元包成为ASIC设计的最重要组成部分。常用的标准单元包都是基于传统布尔逻辑进行设计，为了提升系统性能、降低漏功耗、减小延时，本论文提出了一种基于低功耗与/异或逻辑的Reed-Muller电路，通过对与/异或逻辑的RM电路的探究，经过版图设计、物理库提取、综合库生成的等一系列流程，最终设计了以与/异或逻辑为基础的Reed-Muller逻辑电路作为标准单元包。
　　ASIC设计已经成为IC设计的主流。ASIC设计通常使用标准单元包和EDA工具完成快速高效的设计。因此，标准单元包的性能影响着系统的性能，是ASIC设计的最重要组成部分。常用的标准单元包都是基于传统布尔逻辑进行设计。已有研究指出，有些逻辑电路使用Reed-Muller（RM）异或逻辑可取得更好的性能。为了提升系统性能、降低漏功耗、减小延时，本论文提出了基于低功耗与/异或逻辑的Reed-Muller标准单元包设计方法。文中设计的Reed-Muller单元包是以SMIC130nm为工艺基础。首先对几种RM逻辑单元电路进行设计，然后应用Cadence-Virtuoso软件进行电路原理图和物理版图的绘制，通过Calibre抽取SPICE网表和寄生参数，通过Abstract Generator和Liberty NCX分别得到物理库LEF和综合库。最后，通过编写Verilog代码，对得到的单元库利用商用EDA工具（Design Compile和Encounter）进行验证，包括通过Design Compile逻辑综合产生门级网表，以及Encounter工具完成自动布局布线。
　　文章最后以8阶FIR滤波器作为实例，对设计的Reed-Muller标准单元包进行性能和功耗验证。分别利用传统的布尔逻辑单元包和提出的Reed-Muller逻辑单元包对8阶FIR滤波器进行逻辑综合、时序分析、自动布局布线等。通过对功耗的测试和时序的分析来定量证明设计的Reed-Muller逻辑标准单元包在性能方面具有一定的优势。

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作者
潘央央;
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作者单位

宁波大学;

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授予单位宁波大学;
学科集成电路工程
授予学位硕士
导师姓名胡建平;
年度 2016
页码
总页数
原文格式 PDF
正文语种中文
中图分类数字集成电路、逻辑集成电路;设计;
关键词
低漏功耗设计; 集成电路芯片; Reed-Muller逻辑电路; 单元包设计;

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