基于快速卷积算法的低复杂度并行FIR滤波器的研究与实现

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有限脉冲响应(Finite Impulse Response,FIR)滤波器具有良好的线性相位特性以及必然稳定的特点,因此它被广泛地运用到视频和图像处理,无线通信等多个领域。在高速的卫星接收机,4G移动通信等系统中对FIR滤波器的数据吞吐率要求越来越高,而在诸如移动电话,手持终端医疗设备等领域则对 FIR滤波器的功耗有着严格的要求。并行技术即可用来增加 FIR滤波器的吞吐率,又可以用来降低功耗,但其硬件资源会随着并行度线性地增长,这大大降低了并行 FIR滤波器的可实现性和运用价值。本文将围绕低复杂度并行FIR滤波器的设计展开研究。
　　首先,本文对近年国内外低复杂度并行滤波器的设计方法进行归类整理,对比了已有的并行FIR滤波器结构级设计算法的优缺点。
　　其次,基于快速卷积算法,本文提出一种改进的并行 FIR滤波器结构,该结构利用快速卷积算法来减少子滤波器个数,同时让尽可能多的子滤波器具有对称系数,然后利用系数对称的特性来降低子滤波器模块中乘法器的数量。相比已有的并行 FIR结构,提出结构可以进一步节省硬件资源,尤其在滤波器抽头数较大的时候。具体地,对一个4并行144抽头的FIR滤波器,提出结构比ISCA结构多消耗11个加法器,却节省了36个乘法器(14.3％);比改进的FFA结构节省了36个乘法器(14.3％),23个加法器(6.6％)和35个延时单元(11.0％)。基于类似的思路,本文还提出了一种改进的多相抽取结构,通过在矩阵表达式中引入一个前置矩阵来得到改进的多相结构,改进结构比传统的多相结构节省近一半的乘法器资源。
　　最后,为了验证提出结构的硬件可行性,本文选择FPGA作为硬件实现平台。将改进的结构和已有的结构在 FPGA进行实现,并对比了它们的硬件资源,最大时钟频率,功耗以及有限字长性能。相对已有的并行 FIR结构,提出结构在部分并行度下有限字长性能有一定下降,但可以节省较多的硬件资源,且功耗也降低了。例如,对于一个4并行的72抽头的FIR滤波器,提出结构比ISCA结构节省了72个硬件乘法器单元(14.3％),功耗降低了48mw,而且有限字长效应的均方误差也降低了2.6?10-8;对于一个抽取因子为8的72抽头的多相滤波器,虽然改进结构比传统结构的均方误差增加了0.13?10-11,却节省了64个硬件乘法器单元(44.4％),功耗也降低了78mw。

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作者
田晶晶;
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作者单位

电子科技大学;

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授予单位电子科技大学;
学科通信与信息系统
授予学位硕士
导师姓名李广军;
年度 2014
页码
总页数
原文格式 PDF
正文语种中文
中图分类滤波技术、滤波器;设计、分析、计算;
关键词
FIR滤波器; 快速卷积算法; 结构设计; 现场可编程门阵列;

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