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A novel partial reconfiguration methodology for FPGAs of multichip systems.

机译：一种用于多芯片系统FPGA的新颖的部分重配置方法。

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摘要

A number of SRAM-based field programmable gate arrays (FPGAs) allow for partial reconfiguration (PR). Partial reconfiguration can be used to maximize the resource utilization in these FPGAs. Any large design usually consists of many modular features that are never used all concurrently. An FPGA does not need to implement all these features at the same time provided that it can be reconfigured in a reasonable amount of time to implement the features that can be used simultaneously. The use of partial reconfiguration is ideal in this case, since it allows for just the features that are no longer needed to be replaced by the newly required features. Current methodologies use both external and self partial reconfiguration for this purpose. On mature multichip (MC) systems that have not made use of the PR features of their SRAM-based FPGA(s), however, these methodologies would require changes in the existing FPGA configuration protocol and/or associated hardware outside the array.;This thesis presents a novel methodology that makes PR features available to these systems for the purpose of maximizing their FPGA resources without the modifications required by the current methodologies. The proposed methodology reuses an existing data interface to send the PR data to the array and directs this data to the FPGA's internal configuration port. A prototype of this methodology is demonstrated on a commercial color space conversion (CSC) engine design using two Xilinx Virtex-II Pro FPGAs. In addition, the effectiveness of the proposed methodology is quantified by comparing the FPGA resource utilization of the original CSC engine design and that of the partial reconfigurable prototype above. Finally, since the application of partial reconfiguration inherently adds latency to the output of any design, the effects of the proposed methodology on the performance of the CSC engine are also studied and reported. This information will show that reconfiguring and loading the prototyped CSC engine in addition to processing a full image in it takes 683ms, which is within the target of one second.
机译：许多基于SRAM的现场可编程门阵列（FPGA）允许部分重新配置（PR）。在这些FPGA中，可以使用部分重配置来最大程度地利用资源。任何大型设计通常都包含许多模块化功能，这些功能永远不会同时使用。只要可以在合理的时间内对其进行重新配置以实现可以同时使用的功能，FPGA无需同时实现所有这些功能。在这种情况下，使用部分重新配置非常理想，因为它只允许不再需要的功能替换为新需要的功能。当前的方法为此目的使用外部和自身部分重新配置。但是，在尚未利用其基于SRAM的FPGA的PR功能的成熟多芯片（MC）系统上，这些方法将需要更改现有的FPGA配置协议和/或阵列外的相关硬件。本文提出了一种新颖的方法，可将PR功能提供给这些系统，以最大化其FPGA资源，而无需对当前方法进行修改。所提出的方法重用了现有的数据接口，将PR数据发送到阵列，并将该数据定向到FPGA的内部配置端口。使用两个Xilinx Virtex-II Pro FPGA在商业色彩空间转换（CSC）引擎设计上演示了该方法的原型。此外，通过比较原始CSC引擎设计的FPGA资源利用率和上述部分可重配置原型的FPGA资源利用率，可以量化所提出方法的有效性。最后，由于部分重配置的应用固有地增加了任何设计输出的延迟，因此，还研究并报告了所提出的方法对CSC引擎性能的影响。该信息将表明，重新配置和加载原型CSC引擎以及处理完整图像所需的时间为683毫秒，这在1秒的目标范围内。

著录项

  • 作者

    Galindo, Juan Manuel.;

  • 作者单位

    Rochester Institute of Technology.;

  • 授予单位 Rochester Institute of Technology.;
  • 学科 Engineering Electronics and Electrical.
  • 学位 M.S.
  • 年度 2008
  • 页码 67 p.
  • 总页数 67
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类 无线电电子学、电信技术;
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