基于相位合成的时钟50占空比调节电路设计

何小威; 陈亮; 冀蓉; 李少青; 曾献君

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基于相位合成的时钟50占空比调节电路设计

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本文介绍了采用纯数字相位合成法设计的高性能时钟50%占空比调节电路PB-DCC(Phase-Blending Duty-Cycle Corrector).相比于传统的占空比调节方式,此电路通过采用SMD(Synchronous Mirror Delay)技术具有较强的抗PVT(Process,Voltage and Temperature)变化的能力,输出时钟和原时钟完全同步和较快的调节速度等特点.经0.13μm CMOS工艺版图实现后HSPICE模拟表明,该占空比调节电路对占空比在10%～90%范围内的400MHz时钟能在4个周期内完成调节,输出时钟占空比为48%～52%.

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来源
《电子学报》|2007年第8期|1572-1576|共5页
作者
何小威; 陈亮; 冀蓉; 李少青; 曾献君;
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作者单位

国防科技大学计算机学院,湖南长沙,410073;

国防科技大学计算机学院,湖南长沙,410073;

国防科技大学计算机学院,湖南长沙,410073;

国防科技大学计算机学院,湖南长沙,410073;

国防科技大学计算机学院,湖南长沙,410073;

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原文格式 PDF
正文语种 chi
中图分类半导体集成电路（固体电路）;
关键词
占空比调节; 相位合成; SMD技术; PVT; HSPICE模拟;

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