纯数字时钟50占空比调节电路设计

何小威; 陈亮; 李少青; 曾献君

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纯数字时钟50占空比调节电路设计

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利用数控延迟线原理和脉冲电路特性设计实现了一种纯数字方式的高性能时钟50%占空比调节电路FD-DCC (Full-Digital Duty-Cycle Corrector ),不包括任何反馈环路,可产生无偏时钟.经0.13 μm工艺版图实现后的SPICE模拟表明,该电路在200～400 MHz频率范围内工作稳定,对占空比在10%～90%范围内的畸变时钟能进行高精度的调节,输出时钟占空比为50%±2%,且输出时钟和原始时钟间相位偏差较小.

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来源
《电子器件》 |2008年第4期|1197-1200|共4页
作者
何小威; 陈亮; 李少青; 曾献君;
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作者单位

国防科技大学计算机学院,长沙,410073;

国防科技大学计算机学院,长沙,410073;

国防科技大学计算机学院,长沙,410073;

国防科技大学计算机学院,长沙,410073;

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原文格式 PDF
正文语种 chi
中图分类 TN786.2;
关键词
占空比调节电路; 无偏时钟; 数控延迟线; SPICE模拟;

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