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一种适合VLSI实现的快速加法器

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摘要

本文提出一种规整结构超前进位加法器,其加法时间与位数的对数成比例;而且其结构规整、逻辑简单、互连容易。SPICE模拟表明,采用2μm CMOS工艺的16位加法器最坏情况延时为5.4ns,并具有位数加倍延时仅增加1.2ns的扩展特性。它可以方便地用全定制或半定制等VLSI设计方法实现。

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来源
《电子学报》 |1992年第2期|83|共1页
作者
陈弘毅; 吴荣胜;
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作者单位

不详;

不详;

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原文格式 PDF
正文语种 chi
中图分类 TP332.21;
关键词
加法器; 曼彻斯特; 快速进位链;

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