加法器

摘要： 目的 忆阻器具有二值特性,在数字逻辑电路系统中有重要的研究与应用意义.方法 在雪崩光电二极管的研究基础上构建光电忆阻器模型,确定了电路最佳元件参数,并使用该模型构建了基本数字电路逻辑门.结果 结合基本数字电路逻辑门设计出基于光电忆阻器的新型加法器,在同一电路中实现了"与"、"或"、"异或"(AND-OR-XOR)的基本逻辑功能.结论 使用仿真软件对该新型加法器进行了系统评价与测试,实验结果表明,本文提出新型加法器使用电子元器件少且构成电路所使用的忆阻器与CMOS技术完全兼容,可以实现更快的开关速度以及更高的集成密度.同时还有功耗低,结构简单,电路性能更优,相关参数设置约束条件要求不高,逻辑功能易于实现等优点,有着广泛的应用前景.

摘要： 现有忆阻器的三值逻辑电路设计中无法级联且无法保存输入输出值,导致面积开销和功耗增加.通过对忆阻器辅助逻辑进行扩展,设计了忆阻器的三值逻辑门,具备三值逻辑的完备性.在此基础上设计实现了三值译码器和三值加法器.使用Spice仿真软件对所设计的电路进行了验证.结果表明:与已有的文献进行比较,所提出的电路面积和功耗有所减少.

摘要： 在一个计算机系统中,CPU是最核心的控制部件。而在CPU中,ALU是核心的运算部件。计算器所有功能的实现,都要依赖ALU对数据进行处理。目前,使用verilog语言来实现一个CPU内核或复杂算法,已成为一种趋势。但无论哪种复杂运算,都可以分解成最基本的加、减、乘、除运算。而乘法、除法和减法运算,最终又都可以分解成加法运算。所以,研究不同加法器的实现方法,分析其优势劣势,并针对性的提出改进设计的方法,对提高整个系统或算法的性能有着重大的意义。本文讨论了三种加法器的设计,对每种加法器的优缺点进行了分析,并提出了改进的方法。

摘要： 针对科技竞赛培训与实践教学,设计了以TPS54560降压芯片为核心的高效DC-DC数控开关恒流源.为提高系统响应,使用加法器将反馈信号与控制信号叠加,实现硬件闭环.采用TMS320F28027控制器实现高精度ADC采集与DAC设定输出,通过PID调节与软件修正,进行软件闭环提升恒流源的精度与稳定性.经验证,该恒流源精度超过0.1％,应用效果良好.

摘要： 加法器是数字系统中的一个重要部件,在FPGA中设计加法器时如何提高多位加法器的运算速度是一个关键问题.根据FPGA逻辑单元的特点,并利用单片设计中富裕的逻辑单元构建出并行设计,能够有效地缩短最长路径的运算级数.通过对16位加法器的设计,从"串行设计"方案到"逐级分解进位选择"方案,依次研究了16位加法器的FPGA优化设计过程.研究结果表明,逐级分解进位选择与串行设计相比,虽然FPGA逻辑单元的使用量由31个增加到66个,增加了1.13倍,但信号的最长路径由16级运算缩短为5级运算,减少了68.75％,性能大为提高.

摘要： 本文拟利用Field-Programmable Gate Array(简称FPGA)技术设计和实现精度最佳的16点加法器,在算法不完善的情况下,总结其优缺点,在对其代码进行优化的基础上,提出了一种更经济的逻辑门单元最佳精确点加法器。主要采用VHDL语言,在通用FPGA中,主要实现16位定点的添加,保证了数值计算的最佳精度,不仅计算速度快,芯片利用率高,同时保证了输入和输出在16位宽的基础上,保证了输出数据的最佳精度。

摘要： 随着开关电源逐渐往高频化数字化方向发展,开关频率的提高对数字控制的精度提出了越来越高的要求.本文提出了一种基于低成本FPGA内部加法器延迟原理的ps级DPWM设计方案,可以在50MHz系统硬件晶振时钟下,实现1MHz开关频率、15位分辨率的高精度DPWM.并通过手动布局对DPWM进行了线性优化,减小了DPWM的非线性误差.最后,以Altera公司低成本的CycloneⅡ系列FPGA芯片为数字控制核心实现对BUCK变换器的高精度数字控制.

摘要： 本文在基于encounter的自动布局布线流程中引入了新的手工布局标准单元的优化方式,提出了一种新的优化设计的尝试,并介绍了此种优化设计相关的流程,最后以最为常用16位加法器为例,将传统的自动布局布线与手工布局自动布线和基于关键路径的手工布局的方式就时序、面积和功耗等关注的问题进行了比较，发现手工布局比传统布局方式在功耗、时序、面积方面都有较大的提升。当然，手工布局也存在耗时较长的问题，可能在较大的模块中这种问题会愈发明显，所以有必要对手工布局的过程继续进行完善，来找到各个参数之间的平衡点。这也为后续的模块级优化工作提供了新的参考。

摘要： 本文提出一种64位加法器的结构.二进制数加法是微处理器最基本的和常用到的操作.加法器的设计实现直接影响着微处理器的性能.并行前缀加法器是加快二进制数加法的通用技术,这种方法执行组间位是否产生和传播进位的逻辑功能.拟用的64位加法器提供了典型用于高性能应用需求的全面的解决方法.通过对几种经典的并行前缀加法器和改进的加法器的比较,可以给出并行前缀加法器在功耗,晶体管数目和结点数目的不同的输出序列.Xilinx的EDA工具ISE将被用于仿真并行前缀加法器这一设计,为设计初期并行加法器结构和算法的选择提供了依据.

摘要： 在对X型DSP ALU部件相关指令进行归类分析的基础上,设计并实现了一款核心加法器可重用的ALU部件.该部件不仅可以完成多种位宽的定点算术运算及逻辑运算,而且可以完成单精度浮点和双精度浮点的比较操作.综合结果比较显示:设计实现的ALU的关键路径延时要比普通ALU的短,电路动态功耗只有普通ALU的49.3％,静态功耗为普通ALU的19.7％,面积只有普通ALU的34.0％.

摘要： 传统的基2稀疏树加法器在设计中克服了扇入、扇出问题,但是存在连线多、运算结点多的问题.基4稀疏树降低了进位计算的级数,但是每个结点的计算复杂度大.此外,随着工艺尺寸的缩小,线延时问题在设计中变得越来越重要.在此基础上,本文提出一种新的混合基稀疏树加法器结构,这种加法器结构是结合基2基4稀疏树,通过减少关键路径的线长和结点数来减少线延时,以此来提高加法器的速度.这种结构的实现采用动态静态相结合的电路.通过纯晶体管级电路比较,该加法器在TSMC40nm0.9V工艺下与基2稀疏树加法器相比延时减小了21.1％,并且晶体管数也相对减少了31.4％。

摘要： 在浮点融合乘加部件中尾数加是其中的关键部分并处在关键路径上.在单通道64位浮点融合乘加部件中108位的加法器是其中的关键路径,而设计一个高速低功耗并且所占面积又少的加法器是本次任务的主要目标之一.本文设计原理是通过对加法器中108位的加数进行了重新划分,其中36位为一组,每组再分18位为一小组.组内采用基-2、基-3结构;小组间采用进位选择加法器的结构进行设计;组间采用EAC(end-around carry)加法运算来实现.采用此种结构大大加快了加法器的运算速度.

摘要： MSD加法器是三值光学计算机的一个重要运算部件.利用MSD ( M odified Signed-Digit )加法计算 中具有无进位过程的特点,理论上构造三值光学计算机MSD 加法器,可使光学计算机的“三值”和“数 据位数众多”两大优势在数值计算中充分发挥作用.在已建立的三值光学计算机MSD 加法器的理论和结 构的基础上,鉴于实现MSD 加法的三值光学计算机千位实验系统还在建设中,本文用C++程序对MSD 加法、数据剪辑与拼接技术和流水计算技术进行了模拟实验,实验结果完全验证了MSD 加法器设计理论.

摘要： 高速大数加法器是许多公钥密码协处理器的重要运算部件。根据进位保留加法的原理，本文提出一种非常数时间内求和的加法算法，详细分析了算法求和时间并进行了Mathematica软件仿真验证。结果表明，在1.24GHz时钟频率下，新型的加法器完成一次1024比特加法平均需要15.4us，波特率为6.5Gbit/s，适合于设计高速的RSA协处理器。

摘要： 演化硬件研究工作中的一个重要研究内容就是电路优化设计,电路优化设计有望实现复杂电路的自动设计并获得新颖、优化的设计结果,因而成为国际性的研究热点。将演化算法引入加法器电路的自动设计中,对适用于加法器演化的染色体编码方案和评估方法进行了改进,并实现了相应的演化算法。通过模拟实验验证了算法的有效性并分析了矩阵规模和逻辑门种类对收敛性的影响。

摘要： 通过对传统双轨预充逻辑结构和旁道攻击密码系统原理的研究,采用多电源和多阈值电压(Muti-Supply and Muti-Vth,MSMV)CMOS电路技术设计了一种具有低功耗和抗差分能量攻击性能的逻辑电路,实现对输出负载低摆幅充放电.据此提出一种新型全加器结构,从而可以以低摆幅的方式对双轨电路进行编码.HSPICE模拟验证表明,所设计的全加器逻辑功能正确,抗差分能量攻击性能明显.与传统基于SABL逻辑的全加器比较,该结构具有显著的低功耗特性.

摘要： 本发明涉及用于高基数乘法器电路的组合的加法器和预加法器。接受第一输入值和第二输入值，并且输出(a)涉及该第一输入值和第二输入值的第一和数，以及(b)涉及第一输入值和第二输入值的第二和数的电路装置包括第一加法器电路、第二加法器电路、压缩器电路以及预处理级。该第一输入值和第二输入值被输入到该第一加法器电路以提供第一和数。该第一输入值和第二输入值被输入到预处理级以提供至压缩器电路的输入，压缩器电路提供第一和第二经压缩的输出信号，其又被输入至第二加法器电路以提供第二和数。该预处理级可以包括将第一输入值可编程地置零的电路装置，从而使得第一和数能够被可编程地设定到第二输入值。

摘要： 本发明公开了一种位流加法器及采用位流加法器的位流乘法器、鉴相器。其位流加法器由两个多位加法器、两个延迟单元和一个乘2电路组成，第一多位加法器的输入端接位流信号a、b，其进位为位流加法器的输出，其和的一次延迟输出经乘2电路后送到第二多位加法器的一个输入端，其和的二次延迟输出送到第二多位加法器的另一个输入端，第二多位加法器的输出送到第一多位加法器。本发明的位流处理电路引入的噪声少，结构简单。并且其应用可以对一位Sigma-Delta调制器生成的位流信号进行直接处理，具有占用的硬件资源少，处理精度高等优点。

摘要： 本申请公开了一种近似加法器、两位的近似加法器和三位的近似加法器，属于集成电路技术领域，通过降低计算精度来实现集成电路可观的节能。由于近似加法器可以在循环累加的过程中对计算的错误进行补偿，不但可使加法器的功耗更低，更使得近似加法器的计算更准确。

摘要： 一种10:4进位存储加法器和10:2进位存储加法器，属于数据处理技术设备领域。10:4进位存储加法器包括十个数据输入、两个和值输出、两个进位存储输出、四个高位中间进位输出和四个低位中间进位输入。数据输入与和值、进位存储输出之间由关键路径时间延迟为四级异或门延迟的逻辑电路把十个数据输入与四个低位中间进位输入组合产生两个和值与两个进位存储输出，逻辑电路包括四个3:2进位存储加法器和一个4:2进位存储加法器。10:2进位存储加法器包括一个10:4进位存储加法器和一个4:2进位存储加法器，关键路径时间延迟为七级异或门延迟。本发明仅由异或门/选择器实现，具有结构规整、高速低功耗的有益效果。

摘要： 本发明涉及用于高基数乘法器电路的组合的加法器和预加法器。接受第一输入值和第二输入值，并且输出(a)涉及该第一输入值和第二输入值的第一和数，以及(b)涉及第一输入值和第二输入值的第二和数的电路装置包括第一加法器电路、第二加法器电路、压缩器电路以及预处理级。该第一输入值和第二输入值被输入到该第一加法器电路以提供第一和数。该第一输入值和第二输入值被输入到预处理级以提供至压缩器电路的输入，压缩器电路提供第一和第二经压缩的输出信号，其又被输入至第二加法器电路以提供第二和数。该预处理级可以包括将第一输入值可编程地置零的电路装置，从而使得第一和数能够被可编程地设定到第二输入值。

摘要： 本发明公开了一种位流加法器及采用位流加法器的位流乘法器、鉴相器。其位流加法器由两个多位加法器、两个延迟单元和一个乘2电路组成，第一多位加法器的输入端接位流信号a、b，其进位为位流加法器的输出，其和的一次延迟输出经乘2电路后送到第二多位加法器的一个输入端，其和的二次延迟输出送到第二多位加法器的另一个输入端，第二多位加法器的输出送到第一多位加法器。本发明的位流处理电路引入的噪声少，结构简单。并且其应用可以对一位Sigma－Delta调制器生成的位流信号进行直接处理，具有占用的硬件资源少，处理精度高等优点。

摘要： 在本发明的一些方面，公开了加法器树电路。在一些方面，加法器树电路包括多个全加器(FA)，包括：第一FA子组，其中，第一全加器子组的每个FA包括第一数量的晶体管；以及第二FA子组，其中，第二全加器子组的每个FA包括第二数量的晶体管，第一数量大于第二数量；其中，第一子组的每个FA从第二FA子组的第一个接收第一输入，并且从第二FA子组的第二个接收第二输入，并且每个FA向第二FA子组的第三个提供第一输出，并且向第二FA子组的第四个提供第二输出。本申请的实施例还涉及加法器电路和操作全加器的方法。

摘要： 一种多高度加法器单元，被配置为接收第一输入信号、第二输入信号以及进位输入信号并且输出和输出信号以及进位输出信号，该多高度加法器单元包括：多个电路区域，包括对其施加第一输入信号的多个第一栅极线以及对其施加第二输入信号的多个第二栅极线，其中，第一电路区域和第二电路区域中的至少一个布置在第一行中，第三电路区域和第四电路区域中的至少一个布置在与第一行平行的第二行中，以及布置在第一行中的电路区域的第一栅极线与布置在第二行中的电路区域的第一栅极线对齐。

摘要： 本发明涉及一种加法器，该加法器在现场可编程门阵列(FPGA)中实现。加法器具有第一行波进位加法器块，用于加法器的最低有效位。加法器具有块大小不同的多个进位跳跃加法器块。每个块大小与输入到块的位宽有关。块大小不同的进位跳跃加法器块用于加法器的多个位。加法器具有第二行波进位加法器块，用于加法器的最高有效位。

摘要： 本申请公开了一种近似加法器、两位的近似加法器和三位的近似加法器，属于集成电路技术领域，通过降低计算精度来实现集成电路可观的节能。由于近似加法器可以在循环累加的过程中对计算的错误进行补偿，不但可使加法器的功耗更低，更使得近似加法器的计算更准确。