组合逻辑电路

摘要： 随着工艺的进步,由单粒子瞬态(single event transient,SET)导致的软错误占比越来越高,因此,针对SET的加固十分重要。组合逻辑电路中由辐射导致的脉冲宽度分布特征成为纳米集成电路抗辐射加固设计的主要参考参数之一。设计了一款28 nm体硅工艺单粒子瞬态脉冲宽度检测电路,包括数字电路中常用的反相器、与非门和或非门3种类型的组合逻辑单元,并考虑了驱动能力和输入个数,电路还包括宽量程和高精度的脉冲宽度检测结构。经单粒子效应试验,获得了单粒子辐射在不同逻辑单元中产生的脉冲宽度。试验结果表明:测试电路中的最大脉冲宽度为234 ps,器件组合形式及版图风格等因素导致脉冲宽度不同。分析了器件叉指结构和P管串联结构等组合形式或版图风格对脉冲宽度的影响。

摘要： 组合逻辑电路的分析是对逻辑电路用函数来描述,并据此列出真值表,进而确定其功能。本文基于Multisim10.0虚拟仿真平台在组合逻辑电路的分析原理基础上,通过仿真直接得到真值表,再由真值表经卡诺图化简快速写出表达式;使得过程简单化,提高了分析效率及结果准确性。

摘要： 为加强电子类学生硬件设计与调试能力,巩固学生模拟电子技术与数字电子技术理论课程所学,本文设计了无人驾驶车窗控制电路的电子线路教学案例,尽可能覆盖模电及数电课程中的章节,引导学生将该两门课中所学知识融会贯通,帮助学生将所学知识系统化,转换成实际应用。该教学案例的设计属于硬件系统设计,旨在锻炼学生硬件设计与调试能力,为后续系统开发打下硬件设计基础。设计案例中包含温度信号采集及放大电路、555构成的多谐振荡电路,电源转换电路、译码显示电路、A/D转换电路、组合逻辑电路设计等多个知识点,可为电子类课程设计提供参考。

摘要： 针对物联网电工电子技术课程中数字电路技术模块知识点多、内容抽象、理论逻辑性强且授课过程中理实教学脱节等问题,以全加器电路的设计和分析为例,引入Multisim 14.0仿真软件进行实时学习,将知识原理情景化、可视化,既能加强学生的课堂体验,又构建了课程理论和课程实验之间的桥梁,调动了学生的学习积极性,让学生能够实现自主学习和自主研究。

摘要： 值疫情期间,各大高校相继展开线上教学,这使实验教学中虚拟仿真软件的运用迈上了一个新台阶.Multisim仿真软件使用简单,功能强大,适用于板级的模拟/数字电路板的设计,以电子技术实验中组合逻辑电路"三人表决电路"设计为例,从教学分析、教学设计、教学过程及教学总结4个方面,研究各个教学环节下,新时代环境下的线上线下教学融合,通过理论联系实际,激发学生的学习兴趣,让学生运用所学知识去分析问题、解决问题,在轻松愉快的环境中学习知识,掌握技能.

摘要： 相同线性能量传输值(linear energy transfer,LET)、不同能量和种类的离子在径迹特征方面存在差异,导致这些离子在组合逻辑电路中产生的单粒子瞬态(single event transients,SET)有所不同,这种现象随着电路特征工艺尺寸的缩减逐渐凸显.开展离子径迹特征与纳米组合逻辑电路SET的关联性研究对准确预估纳米器件在轨单粒子效应软错误率具有重要意义.本文以65 nm互补金属氧化物半导体工艺的体硅反相器链为研究载体,建立了反相器链的三维器件物理模型,开发了体硅中离子径迹的粒子输运计算程序,基于器件物理和粒子输运的耦合仿真,研究了相同LET值的高低能离子(低能离子能量小于10 MeV·n-1,高能离子能量介于几十MeV·n-1和几百MeV·n-1之间)在反相器链中所产生的SET脉宽差异.研究结果表明:增加高低能离子每核子能量比率,或者在该比率相近时提高LET值,会使得具有相同LET值的高低能离子的径迹差异变大,进而导致两者产生的SET脉宽差异更明显;离子径迹特征对SET的影响与离子入射角度存在一定的依赖关系,但与反相器链偏置电压的关联性不强.

摘要： 为了突破组合逻辑电路中的竞争-冒险现象教学难点,本研究基于NI Multisim14.0软件,搭建一个仿真程序,变"动态"为"静态",探究组合逻辑电路中的竞争-冒险现象及其消除方法.搭建的模块化仿真程序有利于辅助教学,设计的电路具有实用性.仿真结果表明:竞争-冒险现象直观,有利于探究产生冒险现象的原因;冒险现象消除前、后的波形对比明晰,有利于探究各种消除方法的原理;该研究应用于辅助教学能提高教学效果.

摘要： 为了突破组合逻辑电路中的竞争-冒险现象教学难点,本研究基于NIMultisim14.0软件,搭建一个仿真程序,变“动态”为“静态”,探究组合逻辑电路中的竞争-冒险现象及其消除方法。搭建的模块化仿真程序有利于辅助教学,设计的电路具有实用性。仿真结果表明:竞争-冒险现象直观,有利于探究产生冒险现象的原因;冒险现象消除前、后的波形对比明晰,有利于探究各种消除方法的原理;该研究应用于辅助教学能提高教学效果。

摘要： 在数字电子技术中,组合逻辑电路是其重要组成部分,其可以实现1+1=10的功能.为了验证组合逻辑电路的部分结,论利用VB语言对其进行仿真实验,以显示译码器为例与Multisim和Proteus的51单片机联合仿真效果进行对比,并对其结果加以分析和总结.

摘要： RS触发器,重难点是触发脉冲的不同、与非门和或非门组成结构的差异;JK触发器,重难点是JK、T、D相互之间的转换,以及直接置零端和直接置1端的综合应用.

摘要： 在深亚微米CMOS电路中,漏电流功耗已经成为不可忽视的部分.降低电路漏电流功耗的一种有效方法是采用多阈值CMOS技术,它是通过接入高阈值MOS管来抑制低阈值模块电路的漏电流.根据多阈值CMOS电路设计原理,本文设计了多阈值组合逻辑电路,并将多阈值技术与冗余抑制技术结合起来,设计了基于多阈值CMOS技术的低功耗优先编码器.模拟结果表明所设计的多阈值优先编码器跟已有文献提出的冗余抑制优先编码器相比,可节省近19﹪的功耗,跟传统的优先编码器相比,可节省近49﹪的功耗.

摘要： 本文介绍了VHDL语言,以及我们在用VHDL语言设计组合逻辑电路时常碰到的毛刺现象.通过对毛刺现象的深入分析,揭示了它产生的机理,然后总结出了用VHDL设计程序时如何有效防止和消除毛刺的常用的几种方法.

摘要： 该文简述了演化硬件的研究现状，并基于组合逻辑电路提出了演化硬件的变化染色体编码遗传算法，此编码策略的显著特点是编码结构紧凑，算法执行快束。算法应用于最小 分类网络的仿真模拟测试结果表明，该文提出的算法明显提高了演化速度，获得的结果电路规模小，结构紧凑。

摘要： 组合逻辑电路在单粒子效应的影响下会发生错误,故障注入技术是一种分析电路故障行为及其可靠性的有效方法.然而组合逻辑电路具有输入空间大且故障注入点多的特点,采用已知的故障注入技术难以完成大量故障的注入及分析,因此需要一种更为简单有效的故障注入技术,以完成组合逻辑电路的故障行为分析及其可靠性评价.构建目标电路门级网表的C++模型可以实现方便的故障注入,然后在加法器、乘法器等组合逻辑电路上进行实验,分析了运算器的错误情况,以及采取某种容错设计后的错误覆盖率.

摘要： 工艺尺寸进入纳米工艺后，数字电路的可靠性面临高能粒子效应、延时故障、器件老化等方面的威胁．提高可靠性，同时也面临着面积、延时、功耗等方面的挑战．针对高能粒子瞬时效应中影响组合逻辑电路的单事件瞬态(SET)，本文提出一种对面积开销有效的组合逻辑选择性加固方案．ISCAS-89标准电路在45nm Nangate工艺下的实验证明，该方案平均增加11．14％-44．74％的面积开销，可达到50％-99%的可靠性．

摘要： 用组合逻辑电路实现了CPU插入Tw状态的功能，并将它用于通用ATE的改进，使总线周期仿真测试更完善。

摘要： LBDL(LUT Based Differential Logic,LBDL)是一种具有很强抗功耗攻击能力的组合逻辑单元.该单元是以查找表(Look-Up-Table)结构为基础的功耗均衡逻辑,通过采用双轨预充电模式来实现.在LBDL中,占空比为50％,即预充电阶段与求值阶段的时间相同.本文提出一种产生非对称占空比的优化方法.通过路径延时均衡,模拟每个逻辑门在PVT影响下的预充电延时变化,考虑到时钟偏斜与预留余量确定所需要的最大预充电延时,保证电路的可靠性,提高其速度与性能.

摘要： LBDL(LUT Based Differential Logic,LBDL)是一种具有很强抗功耗攻击能力的组合逻辑单元.该单元是以查找表(Look-Up-Table)结构为基础的功耗均衡逻辑,通过采用双轨预充电模式来实现.在LBDL中,占空比为50％,即预充电阶段与求值阶段的时间相同.本文提出一种产生非对称占空比的优化方法.通过路径延时均衡,模拟每个逻辑门在PVT影响下的预充电延时变化,考虑到时钟偏斜与预留余量确定所需要的最大预充电延时,保证电路的可靠性,提高其速度与性能.

摘要： LBDL(LUT Based Differential Logic,LBDL)是一种具有很强抗功耗攻击能力的组合逻辑单元.该单元是以查找表(Look-Up-Table)结构为基础的功耗均衡逻辑,通过采用双轨预充电模式来实现.在LBDL中,占空比为50％,即预充电阶段与求值阶段的时间相同.本文提出一种产生非对称占空比的优化方法.通过路径延时均衡,模拟每个逻辑门在PVT影响下的预充电延时变化,考虑到时钟偏斜与预留余量确定所需要的最大预充电延时,保证电路的可靠性,提高其速度与性能.

摘要： LBDL(LUT Based Differential Logic,LBDL)是一种具有很强抗功耗攻击能力的组合逻辑单元.该单元是以查找表(Look-Up-Table)结构为基础的功耗均衡逻辑,通过采用双轨预充电模式来实现.在LBDL中,占空比为50％,即预充电阶段与求值阶段的时间相同.本文提出一种产生非对称占空比的优化方法.通过路径延时均衡,模拟每个逻辑门在PVT影响下的预充电延时变化,考虑到时钟偏斜与预留余量确定所需要的最大预充电延时,保证电路的可靠性,提高其速度与性能.

摘要： 本发明公开了一种组合逻辑电路逻辑参数提取激励波形的产生方法，要解决的技术问题是减小组合逻辑电路逻辑参数提取过程中的人为误差。本发明的产生方法，包括以下步骤：向计算机输入仿真的工艺模型文件和电路网表，计算机进行仿真，得到激励波形，计算机用该激励波形作为仿真激励，形成仿真序列，计算机根据仿真序列对集成电路进行仿真，产生测量信息的结果文件，将仿真的参数信息添加到综合库文件的格式中。本发明与现有技术相比，采用对组合逻辑单元的电路网表进行仿真来获得所需要的组合逻辑单元的逻辑功能信息，避免了在激励波形产生和参数提取仿真中对逻辑功能输入的依赖，消除了由电路网表生成最终逻辑参数之间的人为误差风险。

摘要： 本发明公开了一种组合逻辑电路逻辑参数提取激励波形的产生方法，要解决的技术问题是减小组合逻辑电路逻辑参数提取过程中的人为误差。本发明的产生方法，包括以下步骤：向计算机输入仿真的工艺模型文件和电路网表，计算机进行仿真，得到激励波形，计算机用该激励波形作为仿真激励，形成仿真序列，计算机根据仿真序列对集成电路进行仿真，产生测量信息的结果文件，将仿真的参数信息添加到综合库文件的格式中。本发明与现有技术相比，采用对组合逻辑单元的电路网表进行仿真来获得所需要的组合逻辑单元的逻辑功能信息，避免了在激励波形产生和参数提取仿真中对逻辑功能输入的依赖，消除了由电路网表生成最终逻辑参数之间的人为误差风险。

摘要： 本发明公开了一种四输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管等，第一三极管的漏极与正极电源相连，第一三极管的栅极与第五三极管的栅极相连，第一三极管的源极与第二三极管的漏极相连，第二三极管的栅极与第六三极管的栅极相连，第二三极管的源极与第三三极管的漏极相连，第三三极管的栅极与第七三极管的栅极相连，第三三极管的源极与第四三极管的漏极相连。本发明保证逻辑电路内逻辑功能的同时削减电路中所使用的晶体管数目，取得了降低电路中的信号延迟及降低电路成本的效果。

摘要： 本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管，第一三极管的漏极与第七三极管的漏极连接，第一三极管的栅极与第五三极管的栅极连接，第一三极管、第七三极管的源极与第二三极管、第八三极管的漏极都连接，第二三极管的栅极与第九三极管的栅极连接，第二三极管、第八三极管的源极与第三三极管的漏极都连接等，本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。

摘要： 本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管等，第一三极管栅极与第七三极管栅极相连，第一三极管漏极与第二三极管漏极相连，第二三极管源极与第一三极管源极相连，第二三极管栅极与第八三极管栅极相连，第二三极管漏极与第三三极管漏极相连，第二三极管漏极与第三三极管漏极相连，第三三极管栅极与第九三极管栅极相连，第四三极管漏极与第三三极管漏极相连，第四三极管源极与第三三极管源极相连等。本发明能够通过削减晶体管数目来实现，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。

摘要： 本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管，第一三极管的漏极与第八三极管的漏极连接，第一三极管的栅极与第六三极管的栅极连接，第一三极管、第八三极管的源极与第二三极管的漏极连接，第二三极管的栅极与第九三极管的栅极连接，第二三极管的源极与第三三极管的漏极连接，第三三极管的栅极与第十三极管的栅极连接，第三三极管的源极与第四三极管的漏极连接等，本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。

摘要： 本发明公开了一种五输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管等，第一三极管的栅极和第六三极管的栅极连接，第一三极管的源极和第二三极管的漏极连接，第二三极管的栅极和第七三极管的栅极连接，第二三极管的源极和第三三极管的漏极连接，第三三极管的栅极和第八三极管的栅极连接，第四三极管的栅极和第九三极管的栅极连接，第四三极管的源极和第五三极管的漏极连接，第五三极管的栅极和第十三极管的栅极连接等。本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。

摘要： 本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管，第一三极管的漏极与，第六三极管的漏极连接，第一三极管的栅极与第四三极管的栅极连接，第一三极管、第六三极管的源极与第二三极管、第七三极管的漏极都连接，第二三极管的栅极与第九三极管的栅极连接，第二三极管、第七三极管的源极与第三三极管、第八三极管的漏极都连接等，本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。

摘要： 本发明公开了一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管，第十一三极管第十二三极管，第一三极管的栅极与第七三极管的栅极连接，第二三极管的栅极与第八三极管的栅极连接，第三三极管的栅极与第九三极管的栅极连接，第四三极管的栅极与第十三极管的栅极连接，第五三极管的栅极与第十一三极管的栅极连接等。本发明所要解决的技术问题是提供一种六输入端组合逻辑电路的晶体管级实现方案的电路，其削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。

摘要： 本发明公开了一种五输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管，第一三极管、第二三极管、第三三极管、第四三极管的漏极都连接，第一三极管的栅极与第六三极管的栅极连接，第一三极管、第二三极管、第三三极管、第五三极管的源极和第六三极管的漏极都连接，第二三极管的栅极与第七三极管的栅极连接，第三三极管的栅极与第八三极管的栅极连接，第四三极管的栅极与第九三极管的栅极连接等，本发明削减晶体管数目，达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。