译码器

摘要： 在现代工业控制管理和智能化的仪器中,汉字显示被广泛应用于公交新闻站、巨型广告屏幕等。LED具有高亮度、低工作电压、低功耗、体积小、耐冲击性能及稳定的特点。LED室外大屏幕电子广告牌的设计与制作,由芯片AT89C51作为主控模块、驱动模块是由主控芯片向74HC595和74HC138输入高低电平实现对点阵行和列的控制、由4块8×8点阵连接组成显示模块以及控制模块组成。经过实验验证,最终通过软硬件结合调试,实现电子广告牌的设计。该设计满足市场的发展需求,具有一定的现实可行性。

摘要： 随着集成电路工艺节点的不断推进,互连线间的寄生效应越来越明显。互连线已经成为制约提高芯片计算能力的关键因素之一,考虑将互连线作为逻辑计算的设计方法引起设计者的广泛关注。通过对互连线间电容耦合效应的研究,提出一种采用金属互连线间的确定性信号干扰来进行逻辑计算的电路设计方案。该方案首先分析金属互连线间电容耦合关系,构建电容耦合模型。然后利用纳米金属线构成耦合电容,调节干扰线与受扰线之间的耦合强度以及调整反相器阈值,设计与非、或非、异或、同或逻辑,在此基础上实现互连线电容耦合的3线-8线译码器。最后,采用台积电65 nm互补金属氧化物半导体工艺,Cadence Spectre环境下仿真验证,结果表明所设计的线计算电路功能正确。与台积电65 nm工艺库的标准单元相比,二输入线计算与非门使用的晶体管数量减少25%,二输入线计算同或门的功耗减少29.1%,四输入线计算与非门的面积和功耗延时积分别减少46.4%和55%。因此,线计算逻辑门具有低硬件开销特性,提供了密集实现数字集成电路的新途径,有利于芯片向小型化发展。

摘要： 阐述数字系统中的译码器在集成电路中可以产生片选信号,也能作为脉冲发生器、函数发生器、数据分配器,以及实现显示译码功能,探讨通过Multisim电子实验平台对译码器进行功能设计、扩展及验证,达到灵活运用基本知识、提高实验综合分析以及创新思维能力的目的。

摘要： 针对多进制低密度奇偶校验(LDPC)码译码算法实现复杂度较高的问题,基于简化增强串行广义比特翻转译码算法(SES-GBFDA),提出将每个符号的对数似然值截断为有限值进而有效减少存储需求和计算复杂度的译码算法,即截断SES-GBFDA。对于定义在伽罗华域GF(32)上的多进制LDPC码译码器,将基本更新单元的数量由32个减少为10个来完成变量节点消息的处理,显著降低了计算复杂度。在现场可编程门阵列(FPGA)上实现了定义在GF(32)上,码长为837个符号,码率为0.85的多进制LDPC码译码器。结果表明,译码器的吞吐量可以达到90Mbps,与未进行对数似然值截断的译码器相比,所实现译码器在译码性能损失0.25 dB的情况下,将查找表和寄存器资源消耗分别减少了64.5%和76.3%。

摘要： 目的通过电路改进消除译码器构成的中规模组合电路中常出现的竞争冒险现象。方法在输出端增加门电路或者更换与非门电路。结果Multisim 14.0软件仿真结果显示,译码器所构成的组合逻辑电路竞争冒险现象可以有效消除。结论与接入RC电路相比,减少了波形的失真,避免了小电容选取困难,纯粹由数字电路器件构成,利用门电路便于集成,对整个电路信号传输影响较小。

摘要： 多元LDPC码具有比二元LDPC码更好的应用前景,但是过高的译码复杂度限制了它在实际系统的中的应用.在扩展最小和(EMS)系列的译码算法中,固定路径最小和(FMS)译码算法不仅具有很低的复杂度,还具有良好的性能.针对如何实现低复杂度的多元LDPC译码器,对FMS算法和分层译码算法进行了介绍,对FMS算法和EMS算法的性能和复杂度进行了对比,最后基于FMS算法实现了一种具有分层结构的译码器.该译码器基于FPGA平台设计,具有较低的硬件资源占用.

摘要： 几乎所有的现代通信系统都把纠错码作为一个基本组成部分.RS码由于具有较强的纠正突发错误的能力,已经被NASA、ESA、CCSDS等空间组织接受,用于空间信道纠错.该文针对CCSDS标准中两种RS码进行了研究和实现,提出了一种码率兼容的RS码译码器,有效降低了硬件存储资源.

摘要： 该文介绍了5G标准中LDPC码的特点,比较分析了各种译码算法的性能,提出了译码器实现的总体架构:将译码器分为高速译码器和低信噪比译码器.高速译码器适用于码率高、吞吐率要求高的情形,为译码器的主体;低信噪比译码器主要针对低码率、低信噪比下的高性能译码,处理一些极限情形下的通信,对吞吐率要求不高.分别对高速译码器和低信噪比译码器进行了设计实践,给出了FPGA综合结果和吞吐率分析结果.

摘要： 针对流水线结构融合里德-所罗门(Reed-Solomon,RS)码译码器时序中存在大量空闲等待时间的问题,提出了一种新型串行融合RS码译码器架构.为消除流水线阶段中的空闲等待时间,将译码器时序调整为串行结构;通过译码子模块电路复用设计了一种分时实现不同模块功能、可同时适用于随机错误译码与单段突发错误译码的mSPCF模块;提出基于mSPCF模块的串行融合RS码译码器架构,并对译码器进行了延时分析,在SMIC 0.13μm CMOS工艺库下对译码器进行了电路逻辑综合.仿真结果表明:与流水线结构融合译码器相比,所提译码器可减少约9.4％ 的硬件资源消耗,在信噪比6.2～7.4 dB范围内发生译码随机错误和单段突发错误时,平均译码延时可分别降低约73.45％ 和45.65％,吞吐率分别提升约236.76％ 和64.49％,证明该译码器具有更优异的性能.

摘要： 目前,准循环LDPC(QC_LDPC)已经广泛应用IEEE 802.11、IEEE 802.16、DVB-S2、CCSDS、3GPP 5G-NR等系列标准.LDPC码的性能非常优越、复杂度较低、吞吐量高、可以进行并行解码,解码时延小.该文针对CCSDS131.0-B-2标准中10种码字的LDPC码以码率为单位在FPGA上进行了兼容实现,并给出了进一步实现高速译码和降低硬件资源的方法,为在实际工程实现需要提供了重要参考.

摘要： 极化码(polar code)最近已经被确定为5G无线通信系统的信道编码方案之一,其具有出色的纠错性能并被数学严格证明是可以达到香农限的可构造性信道编码.虽然极化码的串行抵消(successive cancellation,SC)译码算法在对数域具有低硬件计算复杂度的特性,但是其天然的串行结构带来的高译码延迟特点一直是硬件译码器架构设计的瓶颈所在.本文针对这一问题,首先分析了SC译码过程,提出了一套普适的SC译码同步时序逻辑定律.在时序逻辑定律分析的指导下给出了两种低延迟的极化码串行抵消译码器硬件架构设计方案.相对于目前所知的低延迟超前计算译码器架构,所提出的译码器可以节省50％的译码延迟.并且本文还针对部分和反馈模块,提出了一种反馈式部分和单元,在付出一定数目选择器的前提下,相对于传统译码器,可以节省N倍的1位寄存器存储空间.

摘要： LDPC码(Low-Density Parity-Check Code)是20世纪60年代初期由Gallager博士提出，其不仅拥有逼近香农极限的良好译码性能，而且译码复杂度低，被认为是近年来编码界一个具有划时代意义的进展。LDPC码的译码复杂度低，是定位领域的首先方案，因此美国的GPS和中国的北斗都不约而同的采用LDPC作为编译码方案，其中北斗采用准循环LDPC码(QC-LDPC)，而GPS L1C信号采用的LDPC码是不规则的下三角矩阵。rn 本文依据GPS L1C信号所采用的LDPC码设计了一种低复杂度的译码器，该译码器通过复用一个校验节点处理单元，有效地降低了资源消耗，。另外本文通过对校验矩阵的等价变换，降低了译码复杂度，最后结果表明所设计的译码器完全满足实际中的应用。本文针对GPS L1C信号所采用的LDPC码,设计了一种低复杂度译码器.该译码器采用全串行译码器架构,仅需一个校验节点处理单元即可完成译码,省去了变量节点处理单元,有效地降低了资源消耗,最后针对(548,274)的LDPC码,进行了FPGA硬件实现,通过ISE软件布局布线后,结果表明其资源只消耗了124个slice,非常地节省资源,研究成果具有重要的实用价值。rn 本文针对GPS导航卫星所采用的LDPC码字，设计了一种低复杂度译码器，该译码器资源消耗少，只消耗了124个slices资源，同时其吞吐量可达0.1232Mbps，符合导航领域的速率要求。因此，本文设计的译码器具有重要的实用价值。

摘要： 随着CMOS工艺技术的进步,SRAM存储器向高密度、大规模方向发展.大容量存储器对访问延时的要求越来越高,译码器成为影响存储器读出速度的关键.因此,如何对译码器进行更快速、更稳定的改进,成为高性能SRAM设计的重要部分，本文基于0.13μmCMOS工艺，首先详细说明并设计了一种7-128译码器，然后针对译码器延迟大的问题，采用逻辑努力技术从电路层面对其进行性能优化，针对自动生成版图面积大的问题，采用全定制技术绘制版图，并使用抗辐照加固技术从版图层面对其进行了抗辐射加固设计，在功耗基本保持不变的情况下，面积减小并减少输出延时。

摘要： 在通信系统中卷积编码得到了极为广泛的应用,其中约束长度K=7的卷积编码已经成为卫星通信系统的标准编码方法.维特比译码作为卷积编码的一种有效的译码算法得到了越来越多的应用.本文提出一种编码率为3/4的(2,1,7)卷积码维特比译码器的硬判决实现方案,考虑到FPGA的可实现性,该译码器在回溯路径时进行截短操作,截短长度取决于输出延迟和纠错能力的要求.

摘要： 针对星上载荷资源有限的特点,研究了低资源消耗LDPC译码器设计与实现.基于归一化最小和算法,提出了一种低实现复杂度LDPC译码器的FPGA实现方法;提出了低复杂度译码器的通用实现结构,可支持多种码率和码型;最后,基于FPGA硬件平台对所提方法进行了验证,采用Xilinx xc4vsx35芯片设计实现了一个(4096,2048)LDPC译码器,仅消耗了芯片4％的逻辑资源,最高工作时钟可达180MHz.

摘要： LTE(Long Term Evolution )是"准4G"的技术,以OFDM/FDMA和MIMO为其核心技术。基于LTE(长期演进)的Tail-biting卷积码,介绍了Viterbi算法,它是一种最优的卷积码译码算法.由于Tail-biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度.通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器.在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求.

摘要： 本文主要研究了一种高性能多模式Turbo译码器。采用基于AXI协议的数据接口设计，具有更大带宽和更高灵活性；采用四个SISO块的并行译码结构，每个SISO译码块采用改进的滑窗算法调度。支持3GPP和IS2000两种协议，实际工作主频可达到400MHz，接口吞吐率可达到500Mbps。

摘要： 介绍了RS码的编译码原理及其在FPGA上实现的硬件结构,设计了RS(204,188)编译码器.采用改进的无逆BM迭代算法求解译码关键方程,利用弱对偶基比特并行乘法器提高系统吞吐率,并复用乘法器模块.在Xilinx ISE上完成了编码和译码的功能仿真,Xilinx XC6VX240T FPGA上实现了硬件验证,译码器工作频率可达到152.37 MHz,流水延迟为243个时钟周期.测试结果表明,该RS编译码器可以满足高速实时数据的处理.

摘要： 准循环低密度校验码(QC_ LDPC码)以其优越的性能及较低的编译码复杂度得到了广泛的应用,目前,准循环LDPC码已成为CCSDS深空通信的方案之一.本文简单介绍了QC_LDPC码的译码实现过程,设计提出了快速处理校验节点迭代过程的实现方法,可以大大加快译码过程,尤其当校验矩阵行重较大时,有利于高速译码.

摘要： 传统的Turbo译码器是通过采用FPGA、ASIC等逻辑器件来进行实现，代价高昂，开发需要的周期较长。利用GPU进行Turbo译码的实现不仅能使译码过程具有可编程性和重复性，利用轻量级的多核可以实现大幅度的并行，而且有利于降低开发成本。该实现使用GPU的并行处理能力,通过充分开发译码算法中的并行性,在满足一定误码率情况下,获得吞吐率的提升.同时,合理使用GPU中各种层次的存储结构,满足对译码速度以及存储器最大容量的要求,并且通过CPU对复杂的逻辑过程进行调度,在复杂的译码过程中获得很高的吞吐率.模拟结果表明,在GPU上进行Turbo译码,译码时间可以缩短几十倍.

摘要： 本发明提供了一种Turbo分量译码方法、分量译码器、支路计算器及Turbo译码器，所述方法计算前向分支度量Alpha，并交织缓存在Alpha缓存器中；计算后向分支度量Beta，同时解交织读取Alpha，计算对数似然比LLR，将计算出来的LLR原位存储于Alpha缓存器中，在输出时顺序输出；本发明使得能够将计算出来的LLR原位存储于Alpha缓存器中，从而节省了现有技术分量译码时的LLR缓存器，进一步为具有多个并行支路的Turbo译码器每个支路节省LLR缓存器，可极大节省整个Turbo译码器的硬件开销；本发明进一步提供了一种Turbo译码分量译码器、支路计算器和Turbo译码器。

摘要： 本申请提供了一种基于网格图的译码方法、分量译码器和信道译码器。该基于网格图的译码方法包括在针对待译码信息进行前向状态度量和/或后向状态度量的计算过程中，根据M个状态的状态度量大小将M个状态划分为N1个有效状态和R1个无效状态，其中，M、N1和R1为正整数，M个状态为网格图的至少一个时刻中任一时刻对应的所有状态；将N1个有效状态参与计算至少一个时刻的下一时刻对应状态的状态度量和/或上一时刻对应状态的状态度量，以生成译码信息。本申请能够减少译码的状态数，从而降低译码的计算量和工程实现复杂度。

摘要： 本发明实施例公开了一种译码的方法，包括以下步骤：接收到数据序列；从所述数据序列的末端依次反向计算后向状态度量和支路度量，并在计算完所述后向状态度量和支路度量之前从所述数据序列的首端依次正向计算前向状态度量和支路度量；由计算出的后向状态度量、前向状态度量以及支路度量计算输出所述数据序列中的比特的外信息。相应地，本发明实施例还公开了一种译码器和一种Turbo码译码器，实施本发明实施例，通过改进译码过程中计算外信息的算法，从而提高Turbo码译码的速度，减少Turbo码译码的时延，并且保证Turbo码的译码的可靠性。

摘要： 一种可以记录/再现高清晰度图象和高保真声音的D-VHS编译码器系统的译码器和译码方法。在回放按磁道格式记录的数字数据时，通过前向错误校正附加信息校正随机错误和突发错误并再现高清晰度图象和高保真声音，使不能被程序处理的大量计算被通过一种最佳数据流操作处理方法实时地处理，并能高速处理压缩或处理过的数据，传统的包括两三个电路板的D-VHS编译码器硬件结构也仅由一块常规半导体芯片实现，并降低了造价。

摘要： 本发明提供了一种Turbo分量译码方法、分量译码器、支路计算器及Turbo译码器，所述方法计算前向分支度量Alpha，并交织缓存在Alpha缓存器中；计算后向分支度量Beta，同时解交织读取Alpha，计算对数似然比LLR，将计算出来的LLR原位存储于Alpha缓存器中，在输出时顺序输出；本发明使得能够将计算出来的LLR原位存储于Alpha缓存器中，从而节省了现有技术分量译码时的LLR缓存器，进一步为具有多个并行支路的Turbo译码器每个支路节省LLR缓存器，可极大节省整个Turbo译码器的硬件开销；本发明进一步提供了一种Turbo译码分量译码器、支路计算器和Turbo译码器。

摘要： 本发明公开了一种提高译码器译码效率和吞吐量的LDPC译码器，涉及通信技术领域，本发明的系统通过将传入的LLR和C2V消息分两路并行，分别计算第一个CPM的更新LLR值和第二个CPM的新旧C2V消息的差值，并将结果累加，最终在一次循环中完成对行重为2的循环矩阵的LLR值的更新，提高译码效率；实现译码器流水操作，在时钟频率保持不变的情况下提高译码器吞吐量；在CCSDS标准下的7/8码率LDPC译码器系统能够提高一倍的译码效率，实现层与层之间读写的流水操作，减少RAM资源的使用，在时钟频率保持不变的同时，提高译码器近似两倍吞吐量。

摘要： 本申请提供了一种基于网格图的译码方法、分量译码器和信道译码器。该基于网格图的译码方法包括在针对待译码信息进行前向状态度量和/或后向状态度量的计算过程中，根据M个状态的状态度量大小将M个状态划分为N1个有效状态和R1个无效状态，其中，M、N1和R1为正整数，M个状态为网格图的至少一个时刻中任一时刻对应的所有状态；将N1个有效状态参与计算至少一个时刻的下一时刻对应状态的状态度量和/或上一时刻对应状态的状态度量，以生成译码信息。本申请能够减少译码的状态数，从而降低译码的计算量和工程实现复杂度。

摘要： 本申请实施例提供了一种BCH译码器和基于BCH译码器的译码方法，BCH译码器上配置有限域信息，有限域信息包括针对多个域元素的元素存储表及针对多个域元素的索引查询表，该方法包括：依据预定义的伴随式算法以及针对伴随式算法的有限域信息，对BCH译码器接收到的待译码数据进行伴随式计算，得到多个伴随式；基于多个伴随式，并依据预定义的错误位置多项式算法以及针对预定义的错误位置多项式算法的有限域信息，对错误位置多项式进行迭代计算，确定错误图样；依据预定义的钱搜索算法以及针对钱搜索算法的有限域信息，对错误图样进行验证，并依据验证结果对待译码数据进行纠错处理，得到BCH码。本申请实施例利用有限域进行计算提高了译码速度。

摘要： 本发明公开了一种Turbo码译码器、用于Turbo码的分量译码器及分量译码方法。卷积码状态转移器，用于计算分量编码器的后向转移状态和该后向转移状态下的输出值、前向转移状态和该前向转移状态下的输入值；后向分支转移概率模块，按照倒序输入的系统信息位、校验位，计算出各后向转移状态下系统信息位的后向分支转移概率；后向递推概率模块，计算各后向转移状态下系统信息位的后向递推概率β值；前向分支转移概率模块，计算出各前向分支转移概率；前向递推概率模块，计算前向转移状态下系统信息位的前向递推概率α值；对数似然比模块，计算得到系统信息位被译码为0的概率和系统信息位被译码为1的概率和两者的对数似然比。本发明结构简单，节约硬件资源。

摘要： 本发明实施例公开了一种译码的方法，包括以下步骤：接收到数据序列；从所述数据序列的末端依次反向计算后向状态度量和支路度量，并在计算完所述后向状态度量和支路度量之前从所述数据序列的首端依次正向计算前向状态度量和支路度量；由计算出的后向状态度量、前向状态度量以及支路度量计算输出所述数据序列中的比特的外信息。相应地，本发明实施例还公开了一种译码器和一种Turbo码译码器，实施本发明实施例，通过改进译码过程中计算外信息的算法，从而提高Turbo码译码的速度，减少Turbo码译码的时延，并且保证Turbo码的译码的可靠性。