低密度校验码

摘要： 变速率低密度校验码是一类可支持不同码率的码,在实际通信中具有非常重要的应用。常见的变速率低密度校验码主要有两种:码长固定的多速率低密度校验码以及信息位长度固定的速率兼容低密度校验码。结合代数和叠加构造方法,通过渐进改变移位尺寸,提出了一种类Raptor多速率准循环低密度校验码的构造方法。基于该方法,随着码率减小,所构造的低密度校验码的基矩阵/循环移位矩阵的大小增大,移位尺寸变小。为了获得固定码长和匹配不同信息位长度,还引入了信息位缩短和校验位打孔操作。所构造的码同时具有准循环结构和类Raptor结构,易于硬件实现编译码器和校验矩阵可直接编码,而且循环移位矩阵具有明显的代数结构,存储复杂度极低。数值仿真结果表明,与一些标准低密度校验码相比,所构造的码具有较好的整体性能。这为未来地面网络与近地卫星等通信系统的编码融合研究提供了一种候选方案。

摘要： 在实际通信中,除了需要编码传输应用所需负载数据外,往往还需要传输由于通信协议、网络控制等产生的少量标签或控制信令等额外信息。传统的方法是将以上两类数据分别进行编码传输,其中数据信道常用的编码方案为低密度校验(Low-density Parity-check,LDPC)码。介绍了面向LDPC码的额外信息便车传输技术,其可以基于现有的LDPC码传输链路,将额外信息嵌入负载数据码字中进行传输,从而避免了额外的传输资源消耗。需要特别指出的是,采用便车码传输的额外信息相对于负载链路具有更高的可靠性,且其对原始负载链路的性能几无影响。在理论分析方面,从信息论角度提出了伴随式信道及其容量的概念,从而阐明了基于便车码传输额外信息的可行性;在实际构造方面,给出了随机构造和结构化构造等两类便车码,并对负载链路在有额外信息传输情况下的误码字率和误比特率进行了性能分析与展示。基于便车码的良好特性,分别将其应用于耦合码构造、反馈信息传输以及车联网中关键通信场景设计等方面;最后指出关于便车码的研究方兴未艾,并阐述了未来便车码在其编码构造、译码设计及应用拓展等方面可能的研究方向。

摘要： 近年来,信息瓶颈方法已经被成功应用于低密度校验码量化译码器的设计当中,所设计的量化译码器仅需4 bit量化位宽就能逼近双精度和积译码算法的性能。此外,信息瓶颈译码器只需处理无符号整数,且可使用查表来替代复杂的校验节点运算,适宜于硬件实现。然而,现有的低密度校验码信息瓶颈译码器所需的查表次数与节点度数的平方成正比,不利于在含有高度数节点的低密度校验码(如有限几何低密度校验码和高码率低密度校验码)中应用。为了解决这一问题,提出了一种基于前后向算法的低密度校验码信息瓶颈量化译码器设计方案。在所提方案中,基于前后向算法的节点运算可以分为3个步骤:前向查表,后向查表以及输出外信息。为了降低存储空间,可以精心地设计使得前向查表和后向查表复用同一套表格行。在输出外信息时,节点充分利用了前向查表与后向查表时产生的中间结果,有效地避免了消息的重复计算,使得译码所需要的查表次数与节点度数呈线性关系。仿真结果验证了所提低密度校验码信息瓶颈量化译码器设计方案的有效性。

摘要： 目的 说明基于交替方向乘子法(Alternating Direction Method of Multipliers ,ADMM )的低密度校验(Low-Density Parity-Check ,LDPC )码惩罚译码方法分层调度策略的译码性能和译码速度优于洪水消息调度策略的原因.方法 比较LDPC码ADMM 惩罚译码方法洪水消息调度策略、水平分层消息调度策略和垂直分层消息调度策略的计算复杂度和存储复杂度.结果 ADMM 惩罚译码方法的3种消息调度策略的存储复杂度相同,但洪水调度策略的计算复杂度最高,2种分层调度策略的计算复杂度大致相同.结论 LDPC码ADMM 惩罚译码方法分层消息调度策略的译码性能和译码速度要明显优于洪水消息调度策略.

摘要： 文中提出一种设计LDPC码的掩模矩阵和叠加矩阵的新方法.该方法使用可分解设计的关联矩阵构造掩模矩阵和叠加矩阵,并结合结构化矩阵得到更稀疏的准循环校验矩阵.数值仿真结果表明,与CCSDS标准中的LDPC码相比,所构造的LDPC码的译码性能均有所提升,并且译码收敛很快.

摘要： 针对未来移动通信场景中的高吞吐应用需求,研究了可以改善级联极化码误码率性能的高吞吐、高可靠置信传播列表译码算法.首先研究了码构造方法对极化码置信传播列表译码算法性能的影响和该算法的收敛特性;然后将置信传播列表译码算法应用于LDPC-Polar级联码,针对基于最小欧氏距离的路径挑选准则失效问题,提出了一种新的基于大数逻辑的判决方法,有效地提高了 LDPC-Polar级联码的并行译码算法性能.仿真结果表明,当码长N为1 024、码率R为1/2、误帧率为10-3时,与传统置信传播译码算法相比,基于大数逻辑判决准则的LDPC-Polar级联码的置信传播列表译码算法具有1?1.5 dB的性能增益.

摘要： 由于多级单元(multi‐level‐cell ,MLC)闪存存储信道中随机电报噪声(random telegraph noise ,RTN) 、数据保持噪声(data retention noise ,DRN )和单元间干扰(cell‐to‐cell interference ,CCI)严重影响了 M LC闪存阈值电压,从而导致获取的对数似然比(log‐likelihood ratio ,LLR)不够准确而影响了软判决译码时M LC闪存的低密度校验(low‐density parity‐check codes ,LDPC )码的性能.在深入分析M LC闪存错误特征的基础上,通过利用M LC阈值电压的熵函数计算相邻 M LC阈值电压分布的重叠区域来确定存储比特的可靠度,设计了 M LC存储比特LLR值的动态更新策略.从而,提出了RTN 、DRN和CCI噪声模型下适用于MLC闪存的LDPC码改进的最小和译码算法.仿真结果表明,与传统的LDPC码最小和译码算法相比较,M LC闪存信道下所改进的M LC闪存的LDPC码最小和译码算法具有更好的译码性能与更少的平均迭代次数.%Multi‐level‐cell (MLC ) threshold voltage is seriously affected by random telegraph noise (RT N ) ,data retention noise (DRN ) and cell‐to‐cell interference (CCI ) in M LC flash channel ,w hich leads to low er accuracy of the log‐likelihood ratio (LLR ) value and affects the performance of low‐density parity‐check (LDPC ) codes under sof t‐decision decoding in M LC flash memory .Based on the analysis of the error characte‐ristics of M LC flash memory ,by using the entropy function of M LC threshold voltage for calculating the overlap region of the adjacent threshold voltage distribution to determine the reliability value of stored bit corresponding to M LC threshold voltage ,a strategy of dynamically updating the LL R value for stored bit is designed .T hus , an improved min‐sum decoding algorithm of LDPC codes for M LC flash memory is presented over the RTN , DRN and CCI noises .The simulation results show that the decoding performance of the improved min‐sum de‐coding algorithm for M LC flash memory is better than that of the conventional min‐sum decoding algorithm . Furthermore ,the average number of iterations is reduced .

摘要： 信道编码是5G的关键技术之一,描述了5G新空口(NR——New Radio Ac-cess)的低密度奇偶校验码(LDPCC——Low Density Parity Check Codes)和极化码(Polar Codes)的关键技术;通过仿真,比较了5G NR的信道编码方案与4G LTE信道编码方案的性能.另外,还比较了这2代信道编码技术的复杂度和吞吐量.

摘要： 为了减少低密度校验码译码的平均迭代次数,通过深入分析迭代译码中码字所满足的校验约束个数的变化规律,设计了低密度校验码交替方向乘子法惩罚译码的一种早停止方法.该方法能够在译码的早期阶段检测出错误码字而停止译码,从而节省了不必要的译码迭代.与现有交替方向乘子法惩罚译码的两种停止方法相比较,所提出的早停止方法在低信噪比区域降低了交替方向乘子法惩罚译码的平均迭代次数,而且其译码性能几乎没有损失.

摘要： 低密度校验(LDPC)码是一种性能很好的信道纠错码.文中首先介绍了一种在加性高斯白噪声信道下具有低误码平层的非规则低密度校验码的构造方法,给出了瑞利衰落信道模型,并导出在该信道下修正的BP译码算法,进而用MATLAB工具对该码在瑞利衰落信道下的性能进行仿真,并对仿真结果进行了分析.

摘要： 主要对低密度校验码(LDPC码)面向实现的低复杂度译码算法进行了仿真研究。在了解了LDPC码的原理和编码方法基础上，介绍了用于LDPC译码的和积译码算法(SPA)和Log域上的和积译码算法(Log-SPA)，并详细推导了两个基于和积算法的简化译码算法―最小和译码算法(Min-Sum)和修正最小和译码算法(Mod-Min-Sum)。通过计算机仿真计算，比较了Log-SPA，Min-Sum和Mod-Min-Sum量化后的译码性能，结果表明Mod-Min-sum适合用于LDPC译码器的实现。

摘要： 介绍了CCSDS推荐的应用于深空通信的低密度校验(LDPC)码,根据码字的原型图对这类累积重复累积(ARA)码的特性进行了讨论.ARA码不仅具有很好的性能,同时其编码复杂度低,译码器具有很好的并行实现结构,此外码字具有很好的系列性.结合我国嫦娥一号卫星测控通信系统的设计讨论了LDPC码的应用问题,采用LDPC码能够获得更大的编码增益,在我国的深空测控通信系统中具有广阔的应用前景.

摘要： 本文研究了在高斯白噪声信道(AWGNC)下,构建于无尺度网络的低密度校验(LDPC)码的纠错性能,并构造了此度分布下的短码(码长低于10000比特)。仿真表明,变量节点具有幂律分布的LDPC码通过密度进化算法所得到的域值(最大噪声方差)虽未达到文献公布的最好水平,在此度分布下构造的短码却能达到与具有相同平均变量节点度数的最好码的误码率。而且基于无尺度网络的LDPC码的度分布优化问题也降低为一维,极大地减少了计算复杂度。

摘要： 针对星上载荷资源有限的特点,研究了低资源消耗LDPC译码器设计与实现.基于归一化最小和算法,提出了一种低实现复杂度LDPC译码器的FPGA实现方法;提出了低复杂度译码器的通用实现结构,可支持多种码率和码型;最后,基于FPGA硬件平台对所提方法进行了验证,采用Xilinx xc4vsx35芯片设计实现了一个(4096,2048)LDPC译码器,仅消耗了芯片4％的逻辑资源,最高工作时钟可达180MHz.

摘要： 针对星上载荷资源有限的特点,研究了低资源消耗LDPC译码器设计与实现.基于归一化最小和算法,提出了一种低实现复杂度LDPC译码器的FPGA实现方法;提出了低复杂度译码器的通用实现结构,可支持多种码率和码型;最后,基于FPGA硬件平台对所提方法进行了验证,采用Xilinx xc4vsx35芯片设计实现了一个(4096,2048)LDPC译码器,仅消耗了芯片4％的逻辑资源,最高工作时钟可达180MHz.

摘要： 针对星上载荷资源有限的特点,研究了低资源消耗LDPC译码器设计与实现.基于归一化最小和算法,提出了一种低实现复杂度LDPC译码器的FPGA实现方法;提出了低复杂度译码器的通用实现结构,可支持多种码率和码型;最后,基于FPGA硬件平台对所提方法进行了验证,采用Xilinx xc4vsx35芯片设计实现了一个(4096,2048)LDPC译码器,仅消耗了芯片4％的逻辑资源,最高工作时钟可达180MHz.

摘要： 针对星上载荷资源有限的特点,研究了低资源消耗LDPC译码器设计与实现.基于归一化最小和算法,提出了一种低实现复杂度LDPC译码器的FPGA实现方法;提出了低复杂度译码器的通用实现结构,可支持多种码率和码型;最后,基于FPGA硬件平台对所提方法进行了验证,采用Xilinx xc4vsx35芯片设计实现了一个(4096,2048)LDPC译码器,仅消耗了芯片4％的逻辑资源,最高工作时钟可达180MHz.

摘要： 针对星上载荷资源有限的特点,研究了低资源消耗LDPC译码器设计与实现.基于归一化最小和算法,提出了一种低实现复杂度LDPC译码器的FPGA实现方法;提出了低复杂度译码器的通用实现结构,可支持多种码率和码型;最后,基于FPGA硬件平台对所提方法进行了验证,采用Xilinx xc4vsx35芯片设计实现了一个(4096,2048)LDPC译码器,仅消耗了芯片4％的逻辑资源,最高工作时钟可达180MHz.

摘要： 针对LDPC码通用编码算法的复杂度与码长的平方成正比的问题,重点研究了LDPC码的快速编码方法,总结出了使LDPC码能够达到线性编码的途径,介绍了DVB-S2标准中LDPC码的特点及编码方法,给出了通过仿真得到的非规则校验矩阵,针对编码器设计中遇到的一些问题提出了改进方法.

摘要： 针对LDPC码通用编码算法的复杂度与码长的平方成正比的问题,重点研究了LDPC码的快速编码方法,总结出了使LDPC码能够达到线性编码的途径,介绍了DVB-S2标准中LDPC码的特点及编码方法,给出了通过仿真得到的非规则校验矩阵,针对编码器设计中遇到的一些问题提出了改进方法.

摘要： 公开了一种用于确定准循环（QC）低密度奇偶校验（LDPC）码以使得该QC LDPC码不具有捕获集的系统和方法。获得表示一族QC LDPC码的一组矩阵，其中，各个QC LDPC码是围长不小于八的咬尾空间耦合码，并且其中，所述一组矩阵中的各个矩阵的各列的权重不小于四。基于捕获集图案来从所述一组矩阵中选择矩阵，使得所述矩阵表示不具有捕获集的QC LDPC码。所述矩阵可以存储在存储器中。

摘要： 本发明实施例公开了一种低密度奇偶校验码校验矩阵的构造方法、编码方法及系统。本发明实施例方法包括：构造低密度奇偶校验码校验矩阵H的基矩阵B(H)的校验部分B(HP)所述校验部分B(HP)包括参数集合，以使设置有所述参数集合的所述校验部分B(HP)为块三对角的编码结构，将所述基矩阵B(H)扩展Z倍以构造出所述低密度奇偶校验码校验矩阵H。本实施例所示的基矩阵B(H)能够根据扩展因子Z的不同，构造成大小不同的低密度奇偶校验码校验矩阵H，而且本实施例所示的所述校验部分B(HP)采用的是块三对角的编码结构，可以灵活调整编码结构的列重分布，使得本实施例所示的低密度奇偶校验码校验矩阵H错误平层表现好。

摘要： 本发明公开了一种LDPC码校验矩阵的构造方法及装置，该方法包括步骤：将比特划分成各分组；针对每个分组分别搜索初始校验地址；判断搜索到的初始校验地址和该分组的初始校验地址所构成的校验矩阵中是否存在环长不大于第一规定阈值的环，在判断结果为否时，将搜索到的初始校验地址确定为该分组的初始校验地址；判断该分组的初始校验地址的数量是否达到预设的第二规定阈值，并在判断结果为否时，继续执行搜索初始校验地址的操作；在针对各分组分别确定出数量为第二规定阈值的初始校验地址后，根据确定出的初始校验地址，构造对应的LDPC码校验矩阵。本发明技术方案提出了一种构造不存在短环的LDPC码校验矩阵的具体实现方案。

摘要： 本申请提供了一种LDPC的校验矩阵构造方法、编解码方法及装置。其中一种LDPC的校验矩阵构造方法，包括：获取LDPC的第一加密校验参数h

摘要： 本发明公开了一种类eIRA准循环低密度奇偶校验码的校验矩阵构造方法，属于通信信道编译码领域。本发明在现有的具有循环结构的LDPC码校验矩阵的基础上，参照eIRA码校验矩阵结构，从增加最小环长的思想出发，提出类似eIRA码字结构的准循环低密度奇偶校验码的校验矩阵构造方法，进一步地，还可利用一种短环消除算法，使得类eIRA码校验矩阵中的H

摘要： 本发明涉及了一种低密度奇偶校验码的简化校验方法及装置，属于通信技术领域。本发明校验时不需要检验矩阵。在低信噪区根据不同的信噪比设置不同的迭代次数阈值，在高信噪区根据不同的信噪比设置子行更新前后信息位的符号位连续不变的子行个数的阈值。当超过这个阈值时，迭代译码将结束。相对于传统校验矩阵参与校验的方法，本发明不使用校验矩阵，大大减少了每次校验计算的计算量，降低了存储器的带宽要求，从而减少硬件开销，节省功耗，减小面积。

摘要： 本发明公开了一种低密度奇偶校验码的校验方法及装置，本发明是将低密度奇偶校验码的校验矩阵分解为行子矩阵。每次校验时只采用一个行子矩阵来计算，得到一个部分校验结果。根据所有行子矩阵的部分校验结果联合计算最终的校验结果。相对于传统整个校验矩阵都参与校验的全校验方法，本发明大大减少了每次校验计算的计算量，降低了存储器的带宽要求，从而减少硬件开销，节省功耗，减小面积。同时，仿真结果说明本发明在迭代次数和误码性能都和全校验方法非常接近。

摘要： 本发明公开了一种用于确定准循环（QC）低密度奇偶校验（LDPC）码以使得该QC LDPC码不具有捕获集的系统和方法。获得表示一族QC LDPC码的一组矩阵，其中，各个QC LDPC码是围长不小于八的咬尾空间耦合码，并且其中，所述一组矩阵中的各个矩阵的各列的权重不小于四。基于捕获集图案来从所述一组矩阵中选择矩阵，使得所述矩阵表示不具有捕获集的QC LDPC码。所述矩阵可以存储在存储器中。

摘要： 本发明实施例公开了一种低密度奇偶校验码校验矩阵的构造方法、编码方法及系统。本发明实施例方法包括：构造低密度奇偶校验码校验矩阵H的基矩阵B(H)的校验部分B(HP)所述校验部分B(HP)包括参数集合，以使设置有所述参数集合的所述校验部分B(HP)为块三对角的编码结构，将所述基矩阵B(H)扩展Z倍以构造出所述低密度奇偶校验码校验矩阵H。本实施例所示的基矩阵B(H)能够根据扩展因子Z的不同，构造成大小不同的低密度奇偶校验码校验矩阵H，而且本实施例所示的所述校验部分B(HP)采用的是块三对角的编码结构，可以灵活调整编码结构的列重分布，使得本实施例所示的低密度奇偶校验码校验矩阵H错误平层表现好。

摘要： 本申请提供了一种LDPC的校验矩阵构造方法、编解码方法及装置。其中一种LDPC的校验矩阵构造方法，包括：获取LDPC的第一加密校验参数h