时序逻辑电路

摘要： 围绕时序逻辑电路设计中串行数据检测器这一教学案例进行探讨,本文分析了传统和两种改进型电路的设计缺陷及其逻辑抽象本质,通过将传统设计方法和实用的电路设计相结合,能够把时序逻辑电路设计中涉及的逻辑抽象、状态等价、状态化简等概念实例化,教学内容的理论体系更完整、教学过程的逻辑性更强,有助于激发同学们夯实理论知识体系、解决实际问题的创新性思维能力。

摘要： 时序逻辑电路的设计是数字电子技术课程的重点和难点.传统的时序逻辑电路教学内容主要围绕计数器、脉冲发生器展开,缺少实用性和趣味性,很难激发学生的学习兴趣.针对这一问题,文章设计了一种心形流水灯电路,该电路通过移位寄存器74LS194N实现,可设置多种灯光流水模式.用Multisim软件对电路进行仿真分析和设计验证,获得预期实验结果.将该电路应用于数字电子技术课程的教学中可以有效提升课程的实用性和高阶性.

摘要： 时序逻辑电路是电工学教学中的重要内容。对于时序逻辑电路的分析和状态转换,学生通常难以理解。PBL教学法强调学生的主动学习,在教师的引导下,学生采用小组的形式自主学习,能够有效地提高学习效果。本文总结了PBL教学法在电工学课程中的教学设计与实施步骤,在教学效果上得到了有效提高,为电工学类课程的教学改革提供参考。

摘要： RS触发器,重难点是触发脉冲的不同、与非门和或非门组成结构的差异;JK触发器,重难点是JK、T、D相互之间的转换,以及直接置零端和直接置1端的综合应用.

摘要： 本文针对数字电子技术课程重难点部分时序逻辑电路教学,结合Multisim仿真软件给出设计实例,旨在提升学生对复杂时序逻辑电路的理解和分析能力,提高数字电子技术课程教学质量.

摘要： 时序逻辑电路为数字电子技术课程的重点和难点教学部分,为提高学生对复杂时序逻辑电路的理解和分析能力,结合Multisim仿真软件给出设计实例,提高数字电子技术课程的教学质量.

摘要： 基于虚拟仪器技术的时序逻辑,电路仿真实验平台对时序逻辑电路的基本实验进行了功能设计,同时进行了仿真过程演示.通过该平台的仿真演示,学生可直观地观察到时序逻辑电路的功能和运行状态的变化,该平台具有操作简单的优点.该平台的设计方法,是将学生引入"设计型实验"的一种有效途径.

摘要： 本文提出了一种自动验证标准单元库时序逻辑电路功能的方法.该方法将标准单元库数据包中与前端交互的Verilog功能描述文件作为时序电路的黄金功能模型(Golden Model),与最终电路设计的时序逻辑电路的功能进行自动对照,从而验证后端电路的功能与前端设计功能要求一致.整个验证过程使用NC-Verilog,NanoSim混合仿真环境,以及Shell及Perl语言完成自动化的流程控制.实践表明,该方法可以有效降低标准单元库时序逻辑单元的功能验证时间,减少人工对照的出错率,加速工程进度.

摘要： 当时序逻辑电路的状态没有被全部利用,就会有无效状态,正确恰当的处理好无效状态及其次态问题才能够保证电路的自启动.

摘要： 为应对硬件木马带来的安全威胁,本文提出了一种新的以持续不变的输入向量的方法来检测芯片中带计数逻辑状态转换的木马的存在.即将输入的激励重复多次用来降低电路中由输入所引起的翻转,进而分析电路中的状态变化来确定感染木马.实验以目前被广泛运用的AES加密电路中的S盒为例,通过对电路的功耗进行分析和比对,证明了该方法在时序逻辑电路中的硬件木马检测的可行性与可靠性.

摘要： SRAM型FPGA空间应用中容易受单粒子翻转效应(SEU：SingleEvent Effects)影响发生软错误。常见的SRAM型FPGA抗SEU容错方法是进行配置位刷新和结构TMR设计。配置位刷新的方法对于消除SEU对FPGA内部组合逻辑的影响有较好的效果，但是由于时序逻辑电路存储器中数据每个状态都在改变，上述方法不能消除SEU对此类数据的影响。结构三模冗余(TMR：Triple-Modular Redundancy)可以解决单点SEU错误，但是这种方法需要更多的逻辑资源，同时还会带来较大的功耗损失。本文提出一种将整个时序电路应用为FPGA内部嵌入式RAM(EMB：Embedded Memory Block)的方法，通过对EMB进行基于汉明码的检纠错设计，实现对时序电路中 SEU 的有效防护。试验表明文中所题方法相比现有时序电路抗SEU 容错设计方法，具有易于实现、可靠性高、资源占用少以及低功耗的特点。

摘要： 逻辑电路包括至少一个可变电阻器件，该至少一个可变电阻器件被配置成，该至少一个可变电阻器件的电阻值根据至少一个选择的值而变化。该选择的值是从输入信号的电压和电流当中选择的，并且该至少一个可变电阻器件被配置成记忆该电阻值。逻辑电路被配置成通过设置记忆的电阻值来存储多电平数据。

摘要： 本发明实施例提供了时序信号生成方法、装置、逻辑电路板及存储介质，该方法包括：接收主设备发送的时序设置指令，时序设置指令中携带针对待交互I2C设备的时序信号的时序片段的种类及顺序；按照时序设置指令中时序信号的时序片段的种类及顺序，生成目标时序信号。在本发明实施例的时序信号生成方法中，按照时序设置指令中时序信号的时序片段的种类及顺序，生成目标时序信号，可以生产指定类型的时序信号，从而满足不同种类的I2C设备的时序。在添加新的I2C设备后，不必添加新的寄存器，通过时序设置指令实现生成符合新的I2C设备的时序的时序信号，能够便于对新添加I2C设备的使用，节约时间成本。

摘要： 一种时序电路(1)，包括：检测器(2)，其基于输入信号检测事件的发生；接受器(4)，接受其发生已被所述检测器检测到的所述事件；禁止器(4)，其利用所述接受器对一个事件的接受作为触发来禁止所述接受器在第一时段内接受另一事件；时钟脉冲生成器(3)，其在从所述第一时段的开始直到所述第一时段结束经过比所述第一时段短的第二时段之后的时段期间生成一个或多个时钟脉冲；确定器(5)，其基于当前状态和所述接受器接受的所述事件来确定下一状态；以及锁存器(6)，其使用所述时钟脉冲来锁存所述下一状态。所述锁存器的输出处于所述当前状态。

摘要： 逻辑电路包括至少一个可变电阻器件，该至少一个可变电阻器件被配置成，该至少一个可变电阻器件的电阻值根据至少一个选择的值而变化。该选择的值是从输入信号的电压和电流当中选择的，并且该至少一个可变电阻器件被配置成记忆该电阻值。逻辑电路被配置成通过设置记忆的电阻值来存储多电平数据。

摘要： 本申请公开了一种逻辑电路的生成方法、生成装置、门电路和逻辑电路，逻辑电路的生成方法包括：设计并生成初始隧穿场效应晶体管逻辑电路，初始隧穿场效应晶体管逻辑电路包括至少一个逻辑门；确定逻辑门的串联支路中与逻辑门的输入节点连接的第一隧穿场效应晶体管；使用场效应晶体管替换第一隧穿场效应晶体管；在逻辑门的串联支路与逻辑门的输出节点之间增加第二隧穿场效应晶体管，生成逻辑电路。能够克服隧穿场效应晶体管在串联支路中造成的电流衰减过大的缺陷，以及克服替换入逻辑门中的场效应晶体管所导致的漏电流增大的缺陷，从而逻辑门由于其串联支路中电流衰减过大导致的性能、噪声容限等发生退化，提高逻辑电路的性能。

摘要： 本发明涉及一种相变存储器时序可重构布尔逻辑电路、方法及装置，其中电路包括相变存储单元和选通器件，所述相变存储单元的第一端与第一输入电极相连，第二端与所述选通器件的漏端相连，所述选通器件的源端与第二输入电极相连，栅端与控制端相连；通过控制所述第一输入电极、第二输入电极、控制端的输入信号以及所述相变存储单元的初始状态实现逻辑运算操作。本发明能够在单个相变存储单元中实现多种逻辑计算。

摘要： 一种能够保持时序逻辑电路的时序准确的新型结构，其包括两个及两个以上D触发器，数据输入信号DATA从第一个D触发器的数据输入端接入，时钟输入信号CLOCK从最后一个D触发器开始接入。时钟输入信号在进入各D触发器前用延迟器或反相器进行延时。

摘要： 本申请涉及一种TSPC触发器、时序逻辑电路和射频电路，TSPC触发器，包括反相电路、与非逻辑电路、第一控制开关、第二控制开关、第一级电路、第二级电路、第三级电路和输出级电路，反相电路连接与非逻辑电路、第一控制开关、第二控制开关、第一级电路、第二级电路和第三级电路，第一级电路连接与非逻辑电路和第二级电路，第二级电路连接第一控制开关和第三级电路，第三级电路连接第二控制开关和输出级电路。利用置位信号和复位信号改变与非逻辑电路的通断并调节各级电路的状态，实现TSPC触发器的复位、置位功能，增大了使用灵活性。

摘要： 本发明公开了一种在时序逻辑电路功能验证时确定故障存在位置的方法，属于EDA基础算法。通过把时序电路抽象成多个覆盖单元，建立状态转换图，把问题划分成三种互斥情景，通过相关算法，计算指定故障只在某一特定位置发生的概率，对所有可能状态下发生的概率进行排序，从而确定故障最可能出现的位置，从而补充动态验证的完整性。

摘要： 为了解决现有现有的时序逻辑电路易发生时序紊乱的问题，本实用新型提出一种保持时序逻辑电路时序准确的新型结构，其包括两个及两个以上DFF，数据输入信号DATA从第一个DFF的数据输入端接入，时钟输入信号CLOCK从最后一个DFF开始接入，时钟输入信号在进入各DFF前用延迟器或反相器进行延时。