乘法器

摘要： 针对传统FIR滤波器设计中乘法单元占用大量资源的问题,基于非递归共子消除(NR-SCSE)算法,结合标准符号数(CSD)编码,提出了一种低复杂度的无乘法FIR滤波器优化设计方法。利用Matlab生成滤波器的原始系数集和输入信号源,用CSD和NR-SCSE对其进行变换,得到新的量化系数集。用Quartus算法语言实现了一个15阶低通滤波器,并在Modelsim中进行了仿真测试。结果表明,新的结合算法相比于传统算法使用的硬件资源更少,加法器数量减少了30%左右。

摘要： 针对32位RISC-V“蜂鸟E203”处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改进的32位有/无符号乘法器,减少乘法指令执行周期和乘法器关键路径延时,提高乘法器的运算速度。利用Modelsim仿真验证了乘法器功能的正确性。基于SIMC 180 nm工艺,采用Synopsys的Design Compile工具进行综合处理,结果表明,单次乘法指令执行周期减少了88.2%,关键路径延时为2.43 ns。

摘要： 现代数字信号处理电路中常见的乘法电路随着处理信号的频率越来越快而引起功耗的大幅度增加,功耗的增加不仅造成能源浪费,而且会引起电路温度上升,影响电路正常工作。针对乘法器电路设计中要兼顾高速度和低功耗的目的,文中采用基于输入信号速率自动重构电路的方法设计了一种新型的高速高效电压可重构流水线乘法器电路。电路仿真实验表明,该电路在保证最高频率达1.8 GHz高运算速度的条件下,可有效地节省约60%的供电资源。

摘要： 针对高频超声回波信号需要高频采样频率采集的问题,提出了一种应用常规采样频率采集高频超声回波信号的方法,弥补了满足采样定理需要高频数据采集的局限性。主要是通过设计等效采样方法,把多周期的采样信号重构排序至单周期内,提高等效采样频率。针对超声回波信号关联被测工件厚度的包络特点,应用模拟乘法器降低采样信号衰减的基础上,提出FFT的粗估与移动正弦拟合算法精确提取包络相位信息的超声测厚方法,解决了传统通过峰值点位置特征直接计算工件厚度精度低的缺陷问题。实验对20 mm以内的钢板厚度检测表明:该方法绝对误差小于0.01 mm,重复性测量标准误差小于0.003 mm。

摘要： 本文利用PWM脉宽调制技术,结合STM32单片机,研究同一信道下数字-模拟信号混合传输收发系统的开发,通过配置硬件模块和功能软件,构建混合传输收发系统的理论模型。利用STM32单片机进行数字、模拟信号合路处理,再经乘法器AD835与DDS信号源实现2ASK调制,经天线传输到接收机,通过低通滤波器进行非相干解调,最后利用STM32实现对数字信号的还原,完成混合传输要求。

摘要： 基于中国剩余定理(CRT)的乘法器,是一种新型的混合比特并行乘法器,目前已有的研究成果能使它媲美当前已知最快的乘法器。本文为扩大基于中国剩余定理的乘法器的适用范围,使这类乘法器的架构更一般化,设计了一种通用的公式,并选取不可约五项式f(x)=x^(m)+x^(m-k)+x^(m-2k)+x+1套用了该通用公式将其转化为F(x),通过对F(x)模约简求其商和余数来简化计算。在本文乘法器构建过程中,余数部分延用前人的方法采用中国剩余定理,求商部分创新性地采用两次求逆的方法,最后对该乘法器的时间复杂度和空间复杂度分析。结果表明该乘法器在时间复杂度稍大于当前最快的并行乘法算法的前提下,空间复杂度得到了优化。

摘要： 设计一种基于多乘法器的频谱线性变换实验系统,以实现对信号进行线性频谱搬移的功能.利用AD9834、AD9854芯片分别作为载波信号源和本振信号源输入,通过输入一个8 kHz基带调制信号,利用乘法器AD835对调制信号进行第一次AM调制,将其搬运至30 MHz高频频段;利用乘法器AD834对已调信号进行上变频,将其搬运至甚140 MHz甚高频频段;利用混频器AD831对已调信号进行下变频,将其搬运至高中频10 MHz频段,实现一个完整的频谱线性搬移通信电子系统的设计与应用.系统适用于通信电子线路综合实验教学,学生通过实验可全面理解、掌握频谱线性变换工作原理及设计方法.

摘要： 文中主要介绍了基于模拟乘法器的DSB调制解调系统.调制部分使用模拟乘法器AD835将原始基带信号乘以高频载波实现DSB调制,解调部分将DSB已调信号接入模拟乘法器,乘以与载波一致的本振信号,实现下变频,最后输入至低通滤波器中完成DSB解调.电路由模拟电路硬件模块实现,完成了基于模拟乘法器的幅度调制解调系统,经过实际测试获得了良好的通信效果.

摘要： 基于精确二进制乘法器,提出了操作数裁剪方法和低开销部分积累加算法,设计了一种新型近似乘法器.对于8位和10位二进制乘法器,该近似乘法器将部分积累加步骤分别减少约42.8％和56％.另外,对比了不同乘法器的误差特性和开销.误差特性结果显示所提出的近似乘法器的平均误差距离和最大误差距离分别为3.01％和20.47％.由开销评估可知,该近似乘法器的查找表使用量和片上功耗分别为60和7.8w,相比于精确乘法器分别减少了约16.7％和46.9％.

摘要： 应用高速乘法器AD835将被测正弦信号进行自乘,将乘法器输出信号通过放大和窄带低通滤波,获得与正弦信号振幅平方相关的直流信号,将直流信号通过A/D采样,由A/D采样值逆向获得正弦信号的振幅.从原理上讲,该方法是将交流信号变成携带幅值信息的直流信号进行测量,属于间接测量法.相对于直接测量法,该方法测量的是直流,可大大降低对A/D速度的要求,减少系统的成本;系统中直流纹波电压较小,通过少量数据的平均值来描述直流,提高系统的效率;系统能够测量的正弦波频率范围是由高速乘法器AD835决定的,提高了测量的带宽.该方法是一种低成本、高效率和高带宽的正弦信号测幅方法,同时该方法还可以测量任意周期信号的功率.

摘要： 本文在32×32位乘法器基础上进行改进,实现了一种支持8位定点操作的32位SIMD乘法器.该乘法器是由四个16×16位乘法器组合而成,并通过取不同的操作数并将结果组合拼接从而实现SIMD功能.进一步通过采用基4Booth编码、华莱士树压缩等技术提高运算速度,工作频率可达1.5GHz.

摘要： 乘法部件是处理器的核心部件之一,其功耗为处理器功耗的重要来源,因此减小乘法部件功耗可以有效降低处理器功耗.本文在对X-DSP的乘法部件分析基础上,根据X-DSP执行不同指令时乘法器资源的使用不同这一特点,提出了一种控制保持的方法来降低逻辑电路的翻转,从而降低动态功耗.实验结果表明该方法能减小功耗,某些情况下优化效率能达到60％以上.

摘要： 本文介绍一款采用半定制设计方法设计的32位乘法器.本设计以传统的乘法器设计为基础,通过改进的基4booth编码方式有效地减少了部分积的个数,并基于40nm工艺下的标准单元搭建了电路,该电路采用以3-2压缩器和4-2压缩器为主的压缩阵列进一步提高了乘法器性能,在此基础上,对关键电路的实现和结构进行了优化,完成了对32位乘法器的门级建模.最后通过多种方法验证了设计优化的正确性,并采用标准单元库对设计进行逻辑综合评估.同时,利用Encounter自动布局标准单元最终实现版图的半定制方法,实现了32位乘法器的版图设计,有效地减小了乘法器的面积和功耗.结果表明,该乘法器工作频率可达1.5GHz以上,达到了预期目标.

摘要： 为了提高图像和数字信号的快速处理的能力,设计并实现了一种64位SIMD乘法器体系结构.该乘法器结构由4个64×16位乘法器组合而成,采用符号预处理技术降低SIMD实现的复杂度.该乘法器可以完成1个64×64或2个32×32或4个16×16等有符号／无符号SIMD的操作.

摘要： 为了提高多媒体数据的处理能力，高性能DSP普遍引入了SIMD技术，作为DSP重要组成部分的乘法器也必须具备这一功能。本文对SIMD乘法器的实现进行深入研究，提出了一种新的SIMD乘法器体系结构，采用两个16×8乘法器，通过对其操作数和结果进行符号扩展等处理，简单而高效地实现了16位FT-SIMD乘法器。同时，本体系结构可以扩展为32位SIMD乘法器和64位SIMD乘法器。

摘要： 本文首先对多项式基表示下的二进制域MSB-first 模乘算法进行了分析，提出了一种基为2g的优化MSB-first 模乘算法，并对基为28的MSB-first 模乘法器进行了设计，该乘法器可以支持任意长度的模乘运算，并且运算的数据长度不受数据路径宽度的限制，仅受存储单元大小以及控制单元的制约。最后对设计采用Verilog 硬件描述语言进行了实现，并且进行了综合和性能分析。分析表明，本设计具有较快的运算速度和良好的灵活性。

摘要： 本文设计并实现了一个16×32位乘法器,该乘法器基于2个16位SIMD乘法器,采用2级流水线结构,实现后的乘法器可以执行三种模式的乘法运算:4个8×8位、2个16×16位、1个16×32位乘法。版图实现后,该乘法器的工作频率可达到600MHz以上。

摘要： 为了解决32位乘法器能够以资源复用的形式快速进行多种数据位长的乘法运算的问题,对基4的booth改进型算法进行分析研究,设计了位长控制器,使其控制个别位的运算,改进了部分积产生器及快速加法器的结构,从而达到在进行8位、16位乘法运算时复用大部分硬件资源的目的.采用这种方法,能够在一个时钟周期内实现32位或双16位或4个8位数据的乘法运算,在保证乘法器速度的同时,增强了数据并行处理能力,节约了芯片面积.

摘要： 本文在综合多种数字信号系统设计方式优缺点的基础上,重点介绍用VHDL[Very High Speed Integrated Circuit(VHSIC)Hardware Description Language]语言在硬件芯片FPGA/CPLD上进行数字信号处理,设计移位相加硬件乘法器,实现快速乘法功能,并以Altera公司的ACEX1K系列产品作为硬件,将Max+plusⅡ软件作为开发工具,进行设计编码、功能仿真和硬件测试.

摘要： 在无线电能传输系统中,某些工业场合需要电能和信号同步传输,为解决无线电能传输系统中电能和信号的同步传输,本文设计了一套基于ASK调制解调的无线电能与信号同步传输系统.本文先利用仿真软件进行对ASK调制解调过程进行仿真,然后通过搭建实验系统进行验证,最终得到一套在3.3MHz电能载波频率下实现300KHz信号的能量信号同步传输系统.

摘要： 提供了计算机实现的方法、计算机程序产品和装置。该方法包括将通过在第一数位方向上划分表示第一整数的第一整数数据而获得的多个第一整数元素当中的N×N个第一整数元素代入到具有N行和N列的第一矩阵中。该方法还包括将通过在第二数位方向上划分表示第二整数的第二整数数据而获得的多个第二整数元素当中的一个或多个第二整数元素中的每个代入到具有N行和N列的第二矩阵中的至少一个矩阵元素中。该方法还包括计算第三矩阵，第三矩阵是第一矩阵和第二矩阵的乘积。该方法包括输出第三矩阵中的每个矩阵元素作为第一整数和第二整数的乘积的计算中的部分乘积。

摘要： 本申请涉及一种近似乘法器设计方法、近似乘法器和图像锐化电路所述方法包括：将精确4位Dadda树形乘法器中用于部分乘积累加的半加器替换为全加器，将其中的低4位计算电路替换为近似加法电路，获得近似4位乘法器。其中，近似加法电路包括逻辑或电路，用于获得该近似4位乘法器最终乘积的自LSB起第2位的数值。根据该近似4位乘法器中部分乘积累加结果的自LSB起第2至4列的数值，该近似加法电路的输出数值，设计错误检测和校正电路，用于消除近似4位乘法器输出的最终乘积的错误。上述方法从结构上对乘法器进行了实质性的改进，一方面降低了硬件资源使用量，另一方面提供了纠错机制，使近似乘法器的其计算结果更加准确。

摘要： 本发明公开了一种矩阵乘法器的实现方法，方法包括：配置第一乘法运算模块、第二乘法运算模块、保留进位加法运算模块和超前进位加法运算模块；将待运算的多个乘数根据矩阵乘法运算的需求分割成满足第一乘法运算模块和第二乘法运算模块所需的小矩阵；通过小矩阵进行矩阵的乘法运算生成多个部分积；通过保留进位加法运算模块对多个部分积根据不同的权重进行压缩至两个部分积；通过超前进位加法运算模块对两个部分积进行运算生成用于组成矩阵乘法结果的元素。根据本发明公开的方法能够减少矩阵运算所需的时钟周期，提高了计算模块的利用效率，减少了运算资源的浪费。

摘要： 本发明涉及集成电路的技术领域，公开了一种用于乘法器零标志位的产生电路，用于要求乘法运算结果与乘数、被乘数位数相同的乘法器应用，包括低位零检测模块、按位与模块和结果判定模块，所述低位零检测模块用于发现第一个输入值中从低位向高位第一个出现数值1的位，并将所述位至最高位全部用1替换；所述按位与模块用于将替换后的第一个输入值按位反序，再将反序后的第一输入值与第二输入值做按位与的逻辑运算；所述结果判定模块用于判定逻辑与运算后的结果是否全部为零，若全部为零，则零标志位输出为1，否则输出为0。本发明的电路结构紧凑，控制方便，便于普及和推广。

摘要： 本发明实施例公开了一种多项式乘法器及具有该乘法器的处理器。该多项式乘法器基于Karatsuba算法而设计并用于执行后量子密码中的多项式乘法操作。其包括：第一存储模块，用于存储系数b0至b255以及a0至a255；第一计算模块，用于计算‑B1、B0+B1、B0‑B1和A0+A1，B0包括b0至b127，B1包括b128至b255，A0包括a0至a127，A1包括a128至a255；含384个并行的乘法单元的多项式乘法模块，其中乘法单元每3个为一组，每组中的三个乘法单元分别用于计算：P1＝‑B1*(A0+A1)、P2＝(B0+B1)*A0和P3＝(B0‑B1)*A1；第二计算模块，用于根据计算C0＝P2+P1，C1＝P3‑P1；以及第二存储模块，用于存储C0和C1，其中C0和C1为对第一和第二多项式系数执行多项式乘法操作所产生的结果数据。本实施例能够高效地实现后量子密码Saber算法中的多项式乘法运算。

摘要： 本发明实施例公开了一种多项式乘法器中的数据处理方法、多项式乘法器及处理器。其中该多项式乘法器用于执行后量子密码Saber算法中的多项式乘法操作。该数据处理方法包括：提供用于存储从存储器中读取的多项式系数的寄存器，其中所述存储器的位宽为64位，所述多项式系数的位宽为13位，所述寄存器为676位；在每一周期，依次从所述存储器中读取64位的数据至所述寄存器中存储，所述寄存器按照先入先出的方式存储数据；根据当前的周期数，从所述寄存器中与该周期数对应的位置选择对应的多项式系数；以及根据选择的多项式系数，进行多项式乘法计算，以实现多项式系数的同步读取和计算。本实施例能够降低资源开销以及提高多项式乘法器的效率。

摘要： 本发明公开了一种近似2比特乘法器和大规模乘法器，将大规模乘法器模块化，由多个小规模乘法器构成，其中的小规模乘法器又可以进一步由2比特乘法器构成，并且每一部分的计算都是并行处理，从而提高乘法器速度。通过引入近似2比特乘法器，可以进一步降低乘法器面积和功耗，相比于精确乘法器，在第二输出端和第三输出端分别降低了41％和71％的硬件复杂度，在第四输出端能够达到100％的节省。

摘要： 本发明涉及集成电路的技术领域，公开了一种用于乘法器零标志位的产生电路，用于要求乘法运算结果与乘数、被乘数位数相同的乘法器应用，包括低位零检测模块、按位与模块和结果判定模块，所述低位零检测模块用于发现第一个输入值中从低位向高位第一个出现数值1的位，并将所述位至最高位全部用1替换；所述按位与模块用于将替换后的第一个输入值按位反序，再将反序后的第一输入值与第二输入值做按位与的逻辑运算；所述结果判定模块用于判定逻辑与运算后的结果是否全部为零，若全部为零，则零标志位输出为1，否则输出为0。本发明的电路结构紧凑，控制方便，便于普及和推广。

摘要： 本发明公开了一种矩阵乘法器的实现方法，方法包括：配置第一乘法运算模块、第二乘法运算模块、保留进位加法运算模块和超前进位加法运算模块；将待运算的多个乘数根据矩阵乘法运算的需求分割成满足第一乘法运算模块和第二乘法运算模块所需的小矩阵；通过小矩阵进行矩阵的乘法运算生成多个部分积；通过保留进位加法运算模块对多个部分积根据不同的权重进行压缩至两个部分积；通过超前进位加法运算模块对两个部分积进行运算生成用于组成矩阵乘法结果的元素。根据本发明公开的方法能够减少矩阵运算所需的时钟周期，提高了计算模块的利用效率，减少了运算资源的浪费。

摘要： 一种用于矩阵运算的乘法器阵列和用于卷积运算的乘法器阵列,用于将卷积核矩阵与待卷积矩阵进行卷积计算以获取卷积矩阵的乘法器阵列,包括编码器、查找表LUT、乘法器矩阵。其中，编码器先依次对卷积核矩阵的元素的部分积进行编码以获取部分积查找表，并存储至查找表LUT中。乘法器矩阵包括多个乘法单元，每个乘法单元对待卷积矩阵中的一个元素进行拆分，并将拆分获取的多个拆分单元输入给查找表LUT以获取对应的编码值，再将从查找表LUT中获取的多个编码值求和，最后将每个乘法单元获取的和累加以作为卷积矩阵的一个元素。由于采用LUT查表法乘法器代替用于卷积计算的乘加单元，将乘法计算转化为加法计算，可以大大降低乘法器阵列电路的面积和功耗。