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欧阳魁;
福州大学物理与信息工程学院 福建 350116;
集成电路设计; FPGA; BP神经网络; 低功耗; 低资源消耗;
机译:[DL]基于FPGA的神经网络推理加速器概述
机译:采用Zigzag功率门控,双V_(TH)/ V_(DD)和Micro-V_(DD)跳变的低功耗低泄漏FPGA设计
机译:基于OpenCL的异构计算框架下基于FPGA的卷积神经网络加速器设计
机译:FPGA中的低功耗数字设计:使用低电源电压以降低功耗的FPGA中实现的流水线架构研究
机译:基于FPGA的加速器的最佳设计空间探索:以一维FDTD为例。
机译:基于28nm FPGA的多通道直接TOF读数的低资源TDC
机译:用于FPGA的JPEG硬件加速器设计用于FPGA的JPEG硬件加速器设计
机译:基于FpGa的航天器数值计算的低功耗容错
机译:通过组合基于fpgas的数字加速器和基于对象的界面来设计通用高性能计算机应用程序的方法
机译:生成时钟信号,以实现基于周期的,可重复的基于FPGA的FPGA硬件加速器
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