基于符号补偿的RISC-V处理器乘法器优化

高嘉轩; 刘鸿瑾; 施博; 张绍林; 华更新

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基于符号补偿的RISC-V处理器乘法器优化

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摘要

针对高性能RISC-V处理器乘法运算延迟过长的问题,改进了基本乘法器中的基4-Booth编码以及Wallace树型结构,提出了基于符号补偿的基4-Booth编码以及交替使用3-2压缩器和4-2压缩器的Wallace树型结构;基于符号补偿的基4-Booth编码减少了部分积的数量,降低了符号位进位翻转带来的功耗;改进的Wallace树型结构减少了部分积累加所花费的时钟周期,缩短了乘法器的关键路径,降低了乘法指令的执行延迟;利用VCS仿真验证了改进的乘法器功能正确性,通过板级测试评估了其性能;结果表明,文章的乘法器功能正确,相较于PicoRV32,执行整型乘法指令所花费的时钟周期缩短了88.2%。Dhrystone分数提高了71.7%,功耗降低了4.9%。

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来源
《计算机测量与控制》 |2023年第7期|258-264|共8页
作者
高嘉轩; 刘鸿瑾; 施博; 张绍林; 华更新;
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作者单位

北京控制工程研究所;

北京轩宇空间科技有限公司;

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原文格式 PDF
正文语种 chi
中图分类运算器和控制器（CPU）;
关键词
RISC-V; 处理器; 乘法器; 符号补偿; BOOTH编码; Wallace树型结构;

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