SM3算法高速ASIC设计及实现

于永鹏; 严迎建; 李伟

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详细介绍了SM3算法流程,对其控制流和数据流进行相应的硬件设计.控制流硬件设计中,重点分析了消息填充过程中状态机的设计;数据流硬件设计中,提出一种双路并行结构加法器(Two Parallel Road Adder,TPRA)的设计方法,同时结合CSA结构的应用,极大地优化了关键路径的时钟延时,最终完成SM3算法高速ASIC设计.在65nm工艺库下进行综合,数据吞吐率可以达到3.37GB/s,能够满足快速、高效地生成消息摘要的需求.

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来源
《微电子学与计算机》 |2016年第4期|21-26|共6页
作者
于永鹏; 严迎建; 李伟;
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作者单位

解放军信息工程大学密码工程学院;

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原文格式 PDF
正文语种 chi
中图分类加密与解密;
关键词
SM3; 控制流; 数据流; 双路并行; ASIC;

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